IP FPGA à compression frontale
Guide de l'utilisateur
IP FPGA à compression frontale
Guide de l'utilisateur Intel® FPGA IP de compression frontale
Mise à jour pour Intel® Quartus® Prime
Suite de conception : IP 21.4
Version: 1.0.1
À propos de la compression Fronthaul Compression Intel® FPGA IP
L'IP de compression Fronthaul consiste en la compression et la décompression des données IQ du plan U. Le moteur de compression calcule la loi µ ou la compression par bloc à virgule flottante en fonction de l'en-tête de compression des données utilisateur (udCompHdr). Cette adresse IP utilise une interface de diffusion Avalon pour les données IQ, les signaux de conduit et pour les métadonnées et les signaux de bande latérale, et une interface mappée en mémoire Avalon pour les registres de contrôle et d'état (CSR).
L'IP mappe les QI compressés et le paramètre de compression des données utilisateur (udCompParam) conformément à la section format de trame de charge utile spécifié dans la spécification O-RAN Contrôle frontal O-RAN, plan utilisateur et synchronisation Version 3.0 avril 2020 (O-RAN-WG4.CUS .0-v03.00). La largeur des données du récepteur de streaming et de l'interface source d'Avalon est de 128 bits pour l'interface d'application et de 64 bits pour l'interface de transport afin de prendre en charge un taux de compression maximal de 2:1.
Informations connexes
O-RAN website
1.1. Compression Fronthaul Fonctionnalités Intel® FPGA IP
- -loi et bloc compression et décompression en virgule flottante
- Largeur IQ 8 bits à 16 bits
- Configuration statique et dynamique du format U-plane IQ et de l'en-tête de compression
- Paquet multisections (si O-RAN Compliant est activé)
1.2. Prise en charge de la famille d'appareils Intel® FPGA IP de compression Fronthaul
Intel propose les niveaux de prise en charge de périphérique suivants pour Intel FPGA IP :
- Prise en charge avancée - l'IP est disponible pour la simulation et la compilation pour cette famille d'appareils. Programmation FPGA file (.pof) n'est pas disponible pour le logiciel Quartus Prime Pro Stratix 10 Edition Beta et, en tant que tel, la fermeture de la synchronisation IP ne peut pas être garantie. Les modèles de synchronisation incluent des estimations d'ingénierie initiales des retards basées sur les premières informations après la mise en page. Les modèles de synchronisation sont susceptibles de changer car les tests sur silicium améliorent la corrélation entre le silicium réel et les modèles de synchronisation. Vous pouvez utiliser ce cœur IP pour les études d'architecture système et d'utilisation des ressources, la simulation, le brochage, les évaluations de la latence du système, les évaluations de synchronisation de base (budgétisation du pipeline) et la stratégie de transfert d'E/S (largeur de chemin de données, profondeur de rafale, compromis entre les normes d'E/S ).
- Assistance préliminaire - Intel vérifie le cœur IP avec des modèles de synchronisation préliminaires pour cette famille d'appareils. Le cœur IP répond à toutes les exigences fonctionnelles, mais peut encore subir une analyse temporelle pour la famille d'appareils. Vous pouvez l'utiliser avec prudence dans les conceptions de production.
- Prise en charge finale : Intel vérifie l'adresse IP avec les modèles de synchronisation finaux pour cette famille d'appareils. L'IP répond à toutes les exigences fonctionnelles et temporelles de la famille d'appareils. Vous pouvez l'utiliser dans les conceptions de production.
Tableau 1. Prise en charge de la famille de périphériques IP de compression Fronthaul
| Famille d'appareils | Soutien |
| Intel® Agilex™ (E-tile) | Préliminaire |
| Intel Agilex (tuile F) | Avance |
| Intel® Arria® 10 | Final |
| Intel Stratix® 10 (appareils H- et E-tile uniquement) | Final |
| Autres familles d'appareils | Aucun support |
Tableau 2. Niveaux de vitesse pris en charge par l'appareil
| Famille d'appareils | Niveau de vitesse du tissu FPGA |
| IntelAgilex | 3 |
| Intel® Arria 10 | 2 |
| Intel® Stratix 10 | 2 |
1.3. Informations de version pour l'IP Intel FPGA Fronthaul Compression
Les versions Intel FPGA IP correspondent aux versions logicielles Intel Quartus® Prime Design Suite jusqu'à la v19.1. À partir de la version 19.2 du logiciel Intel Quartus Prime Design Suite, Intel FPGA IP dispose d'un nouveau schéma de version.
Le numéro de version Intel FPGA IP (XYZ) peut changer avec chaque version du logiciel Intel Quartus Prime. Un changement dans :
- X indique une révision majeure de l'IP. Si vous mettez à jour le logiciel Intel Quartus Prime, vous devez régénérer l'IP.
- Y indique que l'IP inclut de nouvelles fonctionnalités. Régénérez votre IP pour inclure ces nouvelles fonctionnalités.
- Z indique que l'IP inclut des modifications mineures. Régénérez votre adresse IP pour inclure ces modifications.
Tableau 3. Informations sur la version IP de compression Fronthaul
| Article | Description |
| Version | 1.0.1 |
| Date de sortie | Février 2022 |
| Le code de commande | IP-FH-COMP |
1.4. Performances de compression Fronthaul et utilisation des ressources
Les ressources de l'IP ciblant un appareil Intel Agilex, un appareil Intel Arria 10 et un appareil Intel Stratix 10
Tableau 4. Performances de compression frontale et utilisation des ressources
Toutes les entrées sont pour la compression et la décompression de la direction des données IP
| Appareil | IP | Aumône | Registres logiques | M20K | |
| Primaire | Secondaire | ||||
| IntelAgilex | Bloc-virgule flottante | 14,969 | 25,689 | 6,093 | 0 |
| loi µ | 22,704 | 39,078 | 7,896 | 0 | |
| Bloc-virgule flottante et loi µ | 23,739 | 41,447 | 8,722 | 0 | |
| Bloc à virgule flottante, loi µ et largeur IQ étendue | 23,928 | 41,438 | 8,633 | 0 | |
| Intel® Arria 10 | Bloc-virgule flottante | 12,403 | 16,156 | 5,228 | 0 |
| loi µ | 18,606 | 23,617 | 5,886 | 0 | |
| Bloc-virgule flottante et loi µ | 19,538 | 24,650 | 6,140 | 0 | |
| Bloc à virgule flottante, loi µ et largeur IQ étendue | 19,675 | 24,668 | 6,141 | 0 | |
| Intel® Stratix 10 | Bloc-virgule flottante | 16,852 | 30,548 | 7,265 | 0 |
| loi µ | 24,528 | 44,325 | 8,080 | 0 | |
| Bloc-virgule flottante et loi µ | 25,690 | 47,357 | 8,858 | 0 | |
| Bloc à virgule flottante, loi µ et largeur IQ étendue | 25,897 | 47,289 | 8,559 | 0 | |
Premiers pas avec l'IP Intel FPGA Fronthaul Compression
Décrit l'installation, le paramétrage, la simulation et l'initialisation de l'IP de compression Fronthaul.
2.1. Obtention, installation et licence de l'IP de compression Fronthaul
L'IP de compression Fronthaul est une IP Intel FPGA étendue qui n'est pas incluse dans la version Intel Quartus Prime.
- Créez un compte My Intel si vous n'en avez pas.
- Connectez-vous pour accéder au Self-Service Licensing Center (SSLC).
- Achetez l'IP de compression Fronthaul.
- Sur la page SSLC, cliquez sur Exécuter pour l'IP. Le SSLC fournit une boîte de dialogue d'installation pour guider votre installation de l'IP.
- Installez au même emplacement que le dossier Intel Quartus Prime.
Tableau 5. Emplacements d'installation de la compression Fronthaul
| Emplacement | Logiciel | Plate-forme |
| :\intelFPGA_pro\\quartus\ip \altera_cloud | Édition Intel Quartus Prime Pro | Les fenêtres* |
| :/intelFPGA_pro//quartus/ip/altera_cloud | Édition Intel Quartus Prime Pro | Linux * |
Figure 1. Structure du répertoire d'installation IP de compression Fronthaul Répertoire d'installation d'Intel Quartus Prime
L'IP FPGA Intel Fronthaul Compression apparaît maintenant dans le catalogue IP.
Informations connexes
- FPGA Intel website
- Centre de licences en libre-service (SSLC)
2.2. Paramétrage de l'IP de compression Fronthaul
Configurez rapidement votre variante IP personnalisée dans l'éditeur de paramètres IP.
- Créez un projet Intel Quartus Prime Pro Edition dans lequel intégrer votre cœur IP.
un. Dans l'édition Intel Quartus Prime Pro, cliquez sur File Assistant Nouveau projet pour créer un nouveau projet Intel Quartus Prime, ou File Ouvrir un projet pour ouvrir un projet Quartus Prime existant. L'assistant vous invite à spécifier un périphérique.
b. Spécifiez la famille d'appareils qui répond aux exigences de niveau de vitesse pour l'IP.
c. Cliquez sur Terminer. - Dans le catalogue IP, sélectionnez Fronthaul Compression Intel FPGA IP. La fenêtre Nouvelle variante IP s'affiche.
- Spécifiez un nom de niveau supérieur pour votre nouvelle variation IP personnalisée. L'éditeur de paramètres enregistre les paramètres de variation IP dans un file nommé .ip.
- Cliquez sur OK. L'éditeur de paramètres apparaît.
Figure 2. Éditeur de paramètres IP de compression Fronthaul - Spécifiez les paramètres de votre variante IP. Reportez-vous à Paramètres pour plus d'informations sur les paramètres IP spécifiques.
- Cliquez sur le Design Example tab et spécifiez les paramètres de votre conception example.
Figure 3. Conception Exampl'éditeur de paramètres - Cliquez sur Générer HDL. La boîte de dialogue Génération s'affiche.
- Spécifier la sortie file options de génération, puis cliquez sur Générer. La variante IP files générer selon vos spécifications.
- Cliquez sur Terminer. L'éditeur de paramètres ajoute le .ip de niveau supérieur file automatiquement au projet en cours. Si vous êtes invité à ajouter manuellement le .ip file au projet, cliquez sur Projet Ajouter/Supprimer Files dans Project pour ajouter le file.
- Après avoir généré et instancié votre variante IP, attribuez les broches appropriées pour connecter les ports et définissez les paramètres RTL appropriés par instance.
2.2.1. Paramètres IP de compression Fronthaul
Tableau 6. Paramètres IP de compression Fronthaul
| Nom | Valeurs valides |
Description |
| Sens des données | TX et RX, TX uniquement, RX uniquement | Sélectionnez TX pour la compression ; RX pour la décompression. |
| Méthode de compression | BFP, mu-Law ou BFP et mu-Law | Sélectionnez la virgule flottante du bloc, la loi µ ou les deux. |
| Largeur des métadonnées | 0 (désactiver les ports de métadonnées), 32, 64, 96, 128 (bit) | Spécifiez la largeur en bits du bus de métadonnées (données non compressées). |
| Activer la largeur IQ étendue | Allumé ou éteint | Activez pour IqWidth pris en charge de 8 bits à 16 bits. Désactivez pour IqWidth pris en charge de 9, 12, 14 et 16 bits. |
| Conforme à l'O-RAN | Allumé ou éteint | Activez pour suivre le mappage IP ORAN pour le port de métadonnées et affirmer le signal valide des métadonnées pour chaque en-tête de section. L'IP prend uniquement en charge les métadonnées de largeur 128 bits. L'IP prend en charge une seule section et plusieurs sections par paquet. Les métadonnées sont valides à chaque section avec une assertion valide de métadonnées. Désactivez-le pour que l'IP utilise les métadonnées comme signaux de conduit de transit sans exigence de mappage (par exemple : le plan U numPrb est supposé égal à 0). L'IP prend en charge les largeurs de métadonnées de 0 (désactiver les ports de métadonnées), 32, 64, 96, 128 bits. L'IP prend en charge une seule section par paquet. Les métadonnées ne sont valides qu'une seule fois à l'assertion valide des métadonnées pour chaque paquet. |
2.3. IP générée File Structure
Le logiciel Intel Quartus Prime Pro Edition génère la sortie de cœur IP suivante file structure.
Tableau 7. IP générée Files
| File Nom |
Description |
| <Ton ip>.ip | Le système Platform Designer ou la variante IP de niveau supérieur file.Ton ip> est le nom que vous donnez à votre variation IP. |
| <Ton ip>.cmp | La déclaration de composant VHDL (.cmp) file est un texte file qui contient des définitions génériques et de port locales que vous pouvez utiliser dans la conception VHDL files. |
| <Ton ip>.html | Un rapport contenant les informations de connexion, une carte mémoire indiquant l'adresse de chaque esclave par rapport à chaque maître auquel il est connecté et les affectations de paramètres. |
| <Ton ip>_generation.rpt | Journal de génération IP ou Platform Designer file. Un résumé des messages lors de la génération IP. |
| <Ton ip>.qgsimc | Répertorie les paramètres de simulation pour prendre en charge la régénération incrémentielle. |
| <Ton ip>.qgsynthc | Répertorie les paramètres de synthèse pour prendre en charge la régénération incrémentielle. |
| <Ton ip>.qip | Contient toutes les informations nécessaires sur le composant IP pour intégrer et compiler le composant IP dans le logiciel Intel Quartus Prime. |
| <Ton ip>.sopcinfo | Décrit les connexions et les paramétrages des composants IP dans votre système Platform Designer. Vous pouvez analyser son contenu pour obtenir les exigences lorsque vous développez des pilotes logiciels pour les composants IP. Les outils en aval tels que la chaîne d'outils Nios® II utilisent ce file. Le .sopcinfo file et le système.h file générées pour la chaîne d'outils Nios II comprennent des informations de mappage d'adresses pour chaque esclave par rapport à chaque maître qui accède à l'esclave. Différents maîtres peuvent avoir une carte d'adresses différente pour accéder à un composant esclave particulier. |
| <Ton ip>.csv | Contient des informations sur l'état de la mise à niveau du composant IP. |
| <Ton ip>.bsf | Un symbole de bloc File (.bsf) représentation de la variation IP à utiliser dans le schéma fonctionnel Intel Quartus Prime Files (.bdf). |
| <Ton ip>.spd | Entrée requise file for ip-make-simscript pour générer des scripts de simulation pour les simulateurs pris en charge. Le .spd file contient une liste de files générés pour la simulation, ainsi que des informations sur les mémoires que vous pouvez initialiser. |
| <Ton ip>.ppf | Le planificateur d'épingles File (.ppf) stocke les affectations de port et de nœud pour les composants IP créés pour être utilisés avec le Pin Planner. |
| <Ton ip>_bb.v | Vous pouvez utiliser la boîte noire Verilog (_bb.v) file comme déclaration de module vide à utiliser comme boîte noire. |
| <Ton ip>_inst.v ou _inst.vhd | HDLexample modèle d'instanciation. Vous pouvez copier et coller le contenu de ce file dans votre HDL file pour instancier la variation IP. |
| <Ton ip>.v ouTon ip>.vhd | HDL files qui instancient chaque sous-module ou cœur IP enfant pour la synthèse ou la simulation. |
| mentor/ | Contient un script ModelSim* msim_setup.tcl pour configurer et exécuter une simulation. |
| synopsys/vcs/ synopsys/vcsmx/ | Contient un script shell vcs_setup.sh pour configurer et exécuter une simulation VCS*. Contient un script shell vcsmx_setup.sh et synopsys_sim.setup file pour configurer et exécuter une simulation VCS MX*. |
| cadence/ | Contient un script shell ncsim_setup.sh et une autre configuration files pour configurer et exécuter une simulation NCSIM*. |
| aldec/ | Contient un script shell rivierapro_setup.sh pour configurer et exécuter une simulation Aldec*. |
| xcélium/ | Contient un script shell xcelium_setup.sh et une autre configuration files pour mettre en place et exécuter une simulation Xcelium*. |
| sous-modules/ | Contient du HDL files pour les sous-modules cœur IP. |
| <cœurs IP enfants>/ | Pour chaque répertoire principal IP enfant généré, Platform Designer génère des sous-répertoires synth/ et sim/. |
Description fonctionnelle IP de compression Fronthaul
Figure 4. L'IP de compression Fronthaul comprend la compression et la décompression. Schéma fonctionnel IP de compression Fronthaul
Compression et décompression
Un bloc de décalage de bits basé sur un bloc de prétraitement génère les décalages de bits optimaux pour un bloc de ressources de 12 éléments de ressources (RE). Le bloc réduit le bruit de quantification, en particulier pour les bassesamplatitude samples. Par conséquent, cela réduit l'amplitude du vecteur d'erreur (EVM) que la compression introduit. L'algorithme de compression est presque indépendant de la valeur de puissance. En supposant l'entrée complexe samples est x = x1 + jxQ, la valeur absolue maximale des composantes réelle et imaginaire pour le bloc de ressources est :
Ayant la valeur absolue maximale pour le bloc de ressources, l'équation suivante détermine la valeur de décalage vers la gauche attribuée à ce bloc de ressources :
Où bitWidth est la largeur de bit d'entrée.
L'IP prend en charge les taux de compression de 8, 9, 10, 11, 12, 13, 14, 15, 16.
Compression et décompression Mu-Law
L'algorithme utilise la technique de compression mu-law, que la compression de la parole utilise largement. Cette technique fait passer le signal d'entrée non compressé, x, à travers un compresseur avec fonction, f(x), avant l'arrondi et la troncature de bits. La technique envoie des données compressées, y, sur l'interface. Les données reçues passent par une fonction d'expansion (qui est l'inverse du compresseur, F-1(y). La technique reproduit les données non compressées avec une erreur de quantification minimale.
Équation 1. Fonctions de compresseur et de décompresseur
L'algorithme de compression Mu-law IQ suit la spécification O-RAN.
Informations connexes
O-RAN website
3.1. Signaux IP de compression Fronthaul
Connectez-vous et contrôlez l'IP.
Horloge et signaux d'interface de réinitialisation =
Tableau 8. Signaux d'horloge et d'interface de réinitialisation
| Nom du signal | Largeur de bit | Direction |
Description |
| tx_clk | 1 | Saisir | Horloge de l'émetteur. La fréquence d'horloge est de 390.625 MHz pour 25 Gbps et de 156.25 MHz pour 10 Gbps. Tous les signaux d'interface de l'émetteur sont synchrones avec cette horloge. |
| rx_clk | 1 | Saisir | Horloge du récepteur. La fréquence d'horloge est de 390.625 MHz pour 25 Gbps et de 156.25 MHz pour 10 Gbps. Tous les signaux d'interface du récepteur sont synchrones avec cette horloge. |
| csr_clk | 1 | Saisir | Horloge pour l'interface CSR. La fréquence d'horloge est de 100 MHz. |
| tx_rst_n | 1 | Saisir | Réinitialisation basse active pour l'interface de l'émetteur synchrone à tx_clk. |
| rx_rst_n | 1 | Saisir | Réinitialisation basse active pour l'interface du récepteur synchrone à rx_clk. |
| csr_rst_n | 1 | Saisir | Réinitialisation basse active pour l'interface CSR synchrone à csr_clk. |
Transmettre des signaux d'interface de transport
Tableau 9. Transmission des signaux d'interface de transport
Tous les types de signaux sont des entiers non signés.
|
Nom du signal |
Largeur de bit | Direction |
Description |
| tx_avst_source_valid | 1 | Sortir | Lorsqu'il est affirmé, indique que des données valides sont disponibles sur avst_source_data. |
| tx_avst_source_data | 64 | Sortir | Champs PRB, y compris udCompParam, iSample et qSample. Les champs PRB de la section suivante sont concaténés au champ PRB de la section précédente. |
| tx_avst_source_startofpacket | 1 | Sortir | Indique le premier octet d'une trame. |
| tx_avst_source_endofpacket | 1 | Sortir | Indique le dernier octet d'une trame. |
| tx_avst_source_ready | 1 | Saisir | Lorsqu'il est affirmé, indique que la couche de transport est prête à accepter des données. readyLatency = 0 pour cette interface. |
| tx_avst_source_empty | 3 | Sortir | Spécifie le nombre d'octets vides sur avst_source_data lorsque avst_source_endofpacket est affirmé. |
| tx_udcomphdr_o | 8 | Sortir | Champ d'en-tête de compression des données utilisateur. Synchrone avec tx_avst_source_valid. Définit la méthode de compression et la largeur de bit IQ pour les données utilisateur dans une section de données. • [7:4] : udIqLargeur • 16 pour udIqWidth=0, sinon vaut udIqWidth e,g, : — 0000b signifie que I et Q ont chacun une largeur de 16 bits ; — 0001b signifie que I et Q ont chacun une largeur de 1 bit ; — 1111b signifie que I et Q ont chacun une largeur de 15 bits • [3:0] : udCompMeth — 0000b – pas de compression — 0001b – bloc à virgule flottante — 0011b – loi µ — autres – réservés aux méthodes futures. |
| tx_metadata_o | METADATA_WIDTH | Sortir | Les signaux de conduit passent et ne sont pas compressés. Synchrone avec tx_avst_source_valid. Largeur de bits configurable METADATA_WIDTH. Lorsque vous allumez Conforme à l'O-RAN, se référer à Tableau 13 à la page 17.Lorsque vous éteignez Conforme à l'O-RAN, ce signal n'est valide que lorsque tx_avst_source_startofpacket est 1. tx_metadata_o n'a pas de signal valide et utilise tx_avst_source_valid pour indiquer un cycle valide. Non disponible lorsque vous sélectionnez 0 Désactiver les ports de métadonnées pour Largeur des métadonnées. |
Recevoir des signaux d'interface de transport
Tableau 10. Réception des signaux d'interface de transport
Pas de contre-pression à cette interface. Le signal vide de streaming d'Avalon n'est pas nécessaire dans cette interface car il est toujours nul.
| Nom du signal | Largeur de bit | Direction |
Description |
| rx_avst_sink_valid | 1 | Saisir | Lorsqu'il est affirmé, indique que des données valides sont disponibles sur avst_sink_data. Aucun signal avst_sink_ready à cette interface. |
| rx_avst_sink_data | 64 | Saisir | Champs PRB, y compris udCompParam, iSample et qSample. Les champs PRB de la section suivante sont concaténés au champ PRB de la section précédente. |
| rx_avst_sink_startofpacket | 1 | Saisir | Indique le premier octet d'une trame. |
| rx_avst_sink_endofpacket | 1 | Saisir | Indique le dernier octet d'une trame. |
| rx_avst_sink_error | 1 | Saisir | Lorsqu'il est affirmé dans le même cycle que avst_sink_endofpacket, indique que le paquet actuel est un paquet d'erreur |
| rx_udcomphdr_i | 8 | Saisir | Champ d'en-tête de compression des données utilisateur. Synchrone avec rx_metadata_valid_i. Définit la méthode de compression et la largeur de bit IQ pour les données utilisateur dans une section de données. • [7:4] : udIqLargeur • 16 pour udIqWidth=0, sinon égal à udIqWidth. par exemple — 0000b signifie que I et Q ont chacun une largeur de 16 bits ; — 0001b signifie que I et Q ont chacun une largeur de 1 bit ; — 1111b signifie que I et Q ont chacun une largeur de 15 bits • [3:0] : udCompMeth — 0000b – pas de compression - 0001b - bloc à virgule flottante — 0011b – loi µ — autres – réservés aux méthodes futures. |
| rx_metadata_i | METADATA_WIDTH | Saisir | Passage des signaux de conduit non compressés. Les signaux rx_metadata_i sont valides lorsque rx_metadata_valid_i est affirmé, synchrone avec rx_avst_sink_valid. Largeur de bits configurable METADATA_WIDTH. Lorsque vous allumez Conforme à l'O-RAN, se référer à Tableau 15 à la page 18. Lorsque vous éteignez Conforme à l'O-RAN, ce signal rx_metadata_i n'est valide que lorsque rx_metadata_valid_i et rx_avst_sink_startofpacket sont égaux à 1. Non disponible lorsque vous sélectionnez 0 Désactiver les ports de métadonnées pour Largeur des métadonnées. |
| rx_metadata_valid_i | 1 | Saisir | Indique que les en-têtes (rx_udcomphdr_i et rx_metadata_i) sont valides. Synchrone avec rx_avst_sink_valid. Signalisation obligatoire. Pour la rétrocompatibilité O-RAN, affirmez rx_metadata_valid_i si l'IP a des IE d'en-tête communs valides et des IE de section répétée. Lors de la fourniture de nouveaux champs de bloc de ressources physiques (PRB) de section dans rx_avst_sink_data, fournissez de nouveaux IE de section dans l'entrée rx_metadata_i avec rx_metadata_valid_i. |
Transmettre des signaux d'interface d'application
Tableau 11. Transmission des signaux d'interface d'application
|
Nom du signal |
Largeur de bit | Direction |
Description |
| tx_avst_sink_valid | 1 | Saisir | Lorsqu'il est affirmé, indique que des champs PRB valides sont disponibles dans cette interface. Lors du fonctionnement en mode streaming, assurez-vous qu'il n'y a pas d'annulation de signal valide entre le début et la fin du paquet. La seule exception est lorsque le signal prêt est annulé. |
| tx_avst_sink_data | 128 | Saisir | Données de la couche application dans l'ordre des octets du réseau. |
| tx_avst_sink_startofpacket | 1 | Saisir | Indique le premier octet PRB d'un paquet |
| tx_avst_sink_endofpacket | 1 | Saisir | Indique le dernier octet PRB d'un paquet |
| tx_avst_sink_ready | 1 | Sortir | Lorsqu'il est affirmé, indique que l'adresse IP O-RAN est prête à accepter les données de l'interface d'application. readyLatency = 0 pour cette interface |
| tx_udcomphdr_i | 8 | Saisir | Champ d'en-tête de compression des données utilisateur. Synchrone avec tx_avst_sink_valid. Définit la méthode de compression et la largeur de bit IQ pour les données utilisateur dans une section de données. • [7:4] : udIqLargeur • 16 pour udIqWidth=0, sinon égal à udIqWidth. par exemple — 0000b signifie que I et Q ont chacun une largeur de 16 bits ; — 0001b signifie que I et Q ont chacun une largeur de 1 bit ; — 1111b signifie que I et Q ont chacun une largeur de 15 bits • [3:0] : udCompMeth — 0000b – pas de compression — 0001b – bloc à virgule flottante — 0011b – loi µ — autres – réservés aux méthodes futures. |
| tx_metadata_i | METADATA_WIDTH | Saisir | Les signaux de conduit passent et ne sont pas compressés. Synchrone avec tx_avst_sink_valid. Largeur de bits configurable METADATA_WIDTH. Lorsque vous allumez Conforme à l'O-RAN, se référer à Tableau 13 à la page 17. Lorsque vous éteignez Conforme à l'O-RAN, ce signal n'est valide que lorsque tx_avst_sink_startofpacket est égal à 1. tx_metadata_i n'a pas de signal valide et utilise tx_avst_sink_valid pour indiquer un cycle valide. Non disponible lorsque vous sélectionnez 0 Désactiver les ports de métadonnées pour Largeur des métadonnées. |
Recevoir des signaux d'interface d'application
Tableau 12. Réception de signaux d'interface d'application
|
Nom du signal |
Largeur de bit | Direction |
Description |
| rx_avst_source_valid | 1 | Sortir | Lorsqu'il est affirmé, indique que des champs PRB valides sont disponibles dans cette interface. Aucun signal avst_source_ready à cette interface. |
| rx_avst_source_data | 128 | Sortir | Données vers la couche application dans l'ordre des octets du réseau. |
| rx_avst_source_startofpacket | 1 | Sortir | Indique le premier octet PRB d'un paquet |
| rx_avst_source_endofpacket | 1 | Sortir | Indique le dernier octet PRB d'un paquet |
| rx_avst_source_error | 1 | Sortir | Indique que les paquets contiennent une erreur |
| rx_udcomphdr_o | 8 | Sortir | Champ d'en-tête de compression des données utilisateur. Synchrone avec rx_avst_source_valid. Définit la méthode de compression et la largeur de bit IQ pour les données utilisateur dans une section de données. • [7:4] : udIqLargeur • 16 pour udIqWidth=0, sinon égal à udIqWidth. par exemple — 0000b signifie que I et Q ont chacun une largeur de 16 bits ; — 0001b signifie que I et Q ont chacun une largeur de 1 bit ; — 1111b signifie que I et Q ont chacun une largeur de 15 bits • [3:0] : udCompMeth — 0000b – pas de compression - 0001b - bloc à virgule flottante (BFP) — 0011b – loi µ — autres – réservés aux méthodes futures. |
| rx_metadata_o | METADATA_WIDTH | Sortir | Passage des signaux de conduit non compressés. Les signaux rx_metadata_o sont valides lorsque rx_metadata_valid_o est affirmé, synchrone avec rx_avst_source_valid. Largeur de bits configurable METADATA_WIDTH. Lorsque vous allumez Conforme à l'O-RAN, se référer à Tableau 14 à la page 18. Lorsque vous éteignez Conforme à l'O-RAN, rx_metadata_o n'est valide que lorsque rx_metadata_valid_o est égal à 1. Non disponible lorsque vous sélectionnez 0 Désactiver les ports de métadonnées pour Largeur des métadonnées. |
| rx_metadata_valid_o | 1 | Sortir | Indique que les en-têtes (rx_udcomphdr_o et rx_metadata_o) sont valides. rx_metadata_valid_o est affirmé lorsque rx_metadata_o est valide, synchrone avec rx_avst_source_valid. |
Cartographie des métadonnées pour la rétrocompatibilité O-RAN
Tableau 13. Entrée tx_metadata_i 128 bits
|
Nom du signal |
Largeur de bit | Direction | Description |
Cartographie des métadonnées |
| Réservé | 16 | Saisir | Réservé. | tx_metadata_i[127:112] |
| tx_u_size | 16 | Saisir | Taille de paquet du plan U en octets pour le mode de diffusion en continu. | tx_metadata_i[111:96] |
| tx_u_seq_id | 16 | Saisir | SeqID du paquet, qui est extrait de l'en-tête de transport eCPRI. | tx_metadata_i[95:80] |
| tx_u_pc_id | 16 | Saisir | PCID pour le transport eCPRI et RoEflowId pour le transport radio sur Ethernet (RoE). |
tx_metadata_i[79:64] |
| Réservé | 4 | Saisir | Réservé. | tx_metadata_i[63:60] |
| tx_u_dataDirection | 1 | Saisir | direction des données gNB. Plage de valeurs : {0b=Rx (c'est-à-dire télécharger), 1b=Tx (c'est-à-dire télécharger)} |
tx_metadata_i[59] |
| tx_u_filterIndex | 4 | Saisir | Définit un index du filtre de canal à utiliser entre les données IQ et l'interface hertzienne. Plage de valeurs : {0000b-1111b} |
tx_metadata_i[58:55] |
| tx_u_frameId | 8 | Saisir | Un compteur pour les trames de 10 ms (période d'emballage de 2.56 secondes), en particulier frameId = numéro de trame modulo 256. Plage de valeurs : {0000 0000b-1111 1111b} |
tx_metadata_i[54:47] |
| tx_u_subframeId | 4 | Saisir | Un compteur pour les sous-trames de 1 ms dans une trame de 10 ms. Plage de valeurs : {0000b-1111b} | tx_metadata_i[46:43] |
| tx_u_slotID | 6 | Saisir | Ce paramètre est le numéro de créneau dans une sous-trame de 1 ms. Tous les créneaux d'une sous-trame sont comptés par ce paramètre. Plage de valeurs : {00 0000b-00 1111b=ID d'emplacement, 01 0000b-11 1111b=Réservé} |
tx_metadata_i[42:37] |
| tx_u_symbolid | 6 | Saisir | Identifie un numéro de symbole dans un emplacement. Plage de valeurs : {00 0000b-11 1111b} | tx_metadata_i[36:31] |
| tx_u_sectionId | 12 | Saisir | L'ID de section mappe les sections de données du plan U au message de plan C correspondant (et au type de section) associé aux données. Plage de valeurs : {0000 0000 0000b-11111111 1111b} |
tx_metadata_i[30:19] |
| tx_u_rb | 1 | Saisir | Indicateur de bloc de ressources. Indiquez si chaque bloc de ressources est utilisé ou si tous les autres blocs de ressources sont utilisés. Plage de valeurs : {0b=chaque bloc de ressources utilisé ; 1b=tous les autres blocs de ressources utilisés} |
tx_metadata_i[18] |
| tx_u_startPrb | 10 | Saisir | Le PRB de départ d'une section de données du plan utilisateur. Plage de valeurs : {00 0000 0000b-11 1111 1111b} |
tx_metadata_i[17:8] |
| tx_u_numPrb | 8 | Saisir | Définissez les PRB où la section de données du plan utilisateur est valide. | tx_metadata_i[7:0] |
| Plage de valeurs : {0000 0001b-1111 1111b, 0000 0000b = tous les PRB dans l'espacement de sous-porteuse (SCS) et la bande passante de porteuse spécifiés } | ||||
| tx_u_udCompHdr | 8 | Saisir | Définissez la méthode de compression et la largeur de bit IQ des données utilisateur dans une section de données. Plage de valeurs : {0000 0000b-1111 1111b} | N/A (tx_udcomphdr_i) |
Tableau 14. rx_metadata_valid_i/o
|
Nom du signal |
Largeur de bit | Direction | Description |
Cartographie des métadonnées |
| rx_sec_hdr_valid | 1 | Sortir | Lorsque rx_sec_hdr_valid est 1, les champs de données de section du plan U sont valides. Les IE d'en-tête communs sont valides lorsque rx_sec_hdr_valid est affirmé, synchrones avec avst_sink_u_startofpacket et avst_sink_u_valid. Les IE de section répétées sont valides lorsque rx_sec_hdr_valid est affirmé, synchrone avec avst_sink_u_valid. En fournissant de nouveaux champs PRB de section dans avst_sink_u_data, fournissez de nouveaux IE de section avec rx_sec_hdr_valid affirmé. |
rx_metadata_valid_o |
Tableau 15. Sortie rx_metadata_o 128 bits
| Nom du signal | Largeur de bit | Direction | Description |
Cartographie des métadonnées |
| Réservé | 32 | Sortir | Réservé. | rx_metadata_o[127:96] |
| rx_u_seq_id | 16 | Sortir | SeqID du paquet, qui est extrait de l'en-tête de transport eCPRI. | rx_metadata_o[95:80] |
| rx_u_pc_id | 16 | Sortir | PCID pour le transport eCPRI et RoEflowId pour le transport RoE | rx_metadata_o[79:64] |
| réservé | 4 | Sortir | Réservé. | rx_metadata_o[63:60] |
| rx_u_dataDirection | 1 | Sortir | direction des données gNB. Plage de valeurs : {0b=Rx (c'est-à-dire télécharger), 1b=Tx (c'est-à-dire télécharger)} | rx_metadata_o[59] |
| rx_u_filterIndex | 4 | Sortir | Définit un index pour le filtre de canal à utiliser entre les données IQ et l'interface hertzienne. Plage de valeurs : {0000b-1111b} |
rx_metadata_o[58:55] |
| rx_u_frameId | 8 | Sortir | Un compteur pour les trames de 10 ms (période d'encapsulation de 2.56 secondes), en particulier frameId = numéro de trame modulo 256. Plage de valeurs : {0000 0000b-1111 1111b} | rx_metadata_o[54:47] |
| rx_u_subframeId | 4 | Sortir | Un compteur pour les sous-trames de 1 ms dans une trame de 10 ms. Plage de valeurs : {0000b-1111b} | rx_metadata_o[46:43] |
| rx_u_slotID | 6 | Sortir | Le numéro d'emplacement dans une sous-trame de 1 ms. Tous les créneaux d'une sous-trame sont comptés par ce paramètre. Plage de valeurs : {00 0000b-00 1111b=ID d'emplacement, 01 0000b-111111b=Réservé} | rx_metadata_o[42:37] |
| rx_u_symbolid | 6 | Sortir | Identifie un numéro de symbole dans un emplacement. Plage de valeurs : {00 0000b-11 1111b} |
rx_metadata_o[36:31] |
| rx_u_sectionId | 12 | Sortir | L'ID de section mappe les sections de données du plan U au message de plan C correspondant (et au type de section) associé aux données. Plage de valeurs : {0000 0000 0000b-1111 1111 1111b} |
rx_metadata_o[30:19] |
| rx_u_rb | 1 | Sortir | Indicateur de bloc de ressources. Indique si chaque bloc de ressources est utilisé ou si toutes les autres ressources sont utilisées. Plage de valeurs : {0b=chaque bloc de ressources utilisé ; 1b=tous les autres blocs de ressources utilisés} |
rx_metadata_o[18] |
| rx_u_startPrb | 10 | Sortir | Le PRB de départ d'une section de données du plan utilisateur. Plage de valeurs : {00 0000 0000b-11 1111 1111b} |
rx_metadata_o[17:8] |
| rx_u_numPrb | 8 | Sortir | Définit les PRB où la section de données du plan utilisateur est valide. Plage de valeurs : {0000 0001b-1111 1111b, 0000 0000b = tous les PRB dans le SCS spécifié et la bande passante de l'opérateur } |
rx_metadata_o[7:0] |
| rx_u_udCompHdr | 8 | Sortir | Définit la méthode de compression et la largeur de bit IQ des données utilisateur dans une section de données. Plage de valeurs : {0000 0000b-1111 1111b} |
N/A (rx_udcomphdr_o) |
Signaux d'interface CSR
Tableau 16. Signaux d'interface CSR
| Nom du signal | Largeur de bits | Direction |
Description |
| adresse_csr | 16 | Saisir | Adresse du registre de configuration. |
| csr_write | 1 | Saisir | Activation de l'écriture dans le registre de configuration. |
| csr_writedata | 32 | Saisir | Données d'écriture du registre de configuration. |
| csr_readdata | 32 | Sortir | Le registre de configuration lit les données. |
| csr_read | 1 | Saisir | Activation de la lecture du registre de configuration. |
| csr_readdatavalid | 1 | Sortir | Données de lecture du registre de configuration valides. |
| csr_waitrequest | 1 | Sortir | Demande d'attente du registre de configuration. |
Registres IP de compression Fronthaul
Contrôlez et surveillez la fonctionnalité de compression frontale via l'interface de contrôle et d'état.
Tableau 17. Carte de registre
| CSR_ADDRESS (décalage de mot) | Nom du registre |
| 0x0 | mode_compression |
| 0x1 | erreur_tx |
| 0x2 | erreur_rx |
Tableau 18. Registre compression_mode
| Largeur de bits | Description | Accéder |
Valeur de réinitialisation matérielle |
| 31:9 | Réservé | RO | 0x0 |
| 8:8 | Mode fonctionnel : • 1'b0 est le mode de compression statique • 1'b1 est le mode de compression dynamique |
RW | 0x0 |
| 7:0 | En-tête de compression de données utilisateur statique : • 7:4 est udIqWidth — 4'b0000 correspond à 16 bits — 4'b1111 correspond à 15 bits -: — 4'b0001 vaut 1 bit • 3:0 correspond à udCompMeth — 4'b0000 n'est pas compressé — 4'b0001 est un bloc à virgule flottante — 4'b0011 est la loi µ • D'autres sont réservés |
RW | 0x0 |
Tableau 19. Registre d'erreur tx
| Largeur de bits | Description | Accéder |
Valeur de réinitialisation matérielle |
| 31:2 | Réservé | RO | 0x0 |
| 1:1 | IqWidth non valide. L'IP définit Iqwidth sur 0 (Iqwidth 16 bits) s'il détecte une Iqwidth non valide ou non prise en charge. | RW1C | 0x0 |
| 0:0 | Méthode de compression non valide. L'IP abandonne le paquet. | RW1C | 0x0 |
Tableau 20. Registre d'erreur rx
| Largeur de bits | Description | Accéder |
Valeur de réinitialisation matérielle |
| 31:8 | Réservé | RO | 0x0 |
| 1:1 | IqWidth non valide. L'IP abandonne le paquet. | RW1C | 0x0 |
| 0:0 | Méthode de compression non valide. L'IP définit la méthode de compression sur la méthode de compression prise en charge par défaut suivante : • Bloc-virgule flottante activé uniquement : par défaut, bloc-virgule flottante. • Loi μ activée uniquement : par défaut, loi μ. • Activé à la fois la virgule flottante de bloc et la loi μ : par défaut, virgule flottante de bloc. |
RW1C | 0x0 |
Archives du guide de l'utilisateur des adresses IP Intel FPGA de compression Fronthaul
Pour les versions les plus récentes et précédentes de ce document, reportez-vous au : Guide de l'utilisateur Intel FPGA IP de compression Fronthaul. Si une adresse IP ou une version logicielle n'est pas répertoriée, le guide de l'utilisateur de l'adresse IP ou de la version logicielle précédente s'applique.
Historique de révision du document pour le guide de l'utilisateur Intel FPGA IP de compression Fronthaul
|
Version du document |
Version Intel Quartus Prime | Version IP |
Changements |
| 2022.08.08 | 21.4 | 1.0.1 | Largeur de métadonnées corrigée de 0 à 0 (Désactiver les ports de métadonnées). |
| 2022.03.22 | 21.4 | 1.0.1 | • Descriptions des signaux échangés : — tx_avst_sink_data et tx_avst_source_data — rx_avst_sink_data et rx_avst_source_data • Ajoutée Niveaux de vitesse pris en charge par l'appareil tableau • Ajoutée Performances et utilisation des ressources |
| 2021.12.07 | 21.3 | 1.0.0 | Code de commande mis à jour. |
| 2021.11.23 | 21.3 | 1.0.0 | Version initiale. |
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ID: 709301
UG-20346
Version: 2022.08.08
Enregistré ISO 9001: 2015
Documents / Ressources
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Intel Fronthaul Compression FPGA IP [pdf] Guide de l'utilisateur Fronthaul Compression FPGA IP, Fronthaul, Compression FPGA IP, FPGA IP |
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Intel Fronthaul Compression FPGA IP [pdf] Guide de l'utilisateur UG-20346, 709301, IP FPGA de compression Fronthaul, IP FPGA Fronthaul, IP FPGA de compression, IP FPGA |
