फ्रंटहॉल कम्प्रेशन FPGA IP
उपयोगकर्ता गाइड

फ्रंटहॉल कम्प्रेशन FPGA IP

फ्रंटहॉल कम्प्रेशन इंटेल® FPGA IP उपयोगकर्ता गाइड
Intel® Quartus® Prime के लिए अपडेट किया गया
डिज़ाइन सूट: 21.4 आईपी
संस्करण: 1.0.1

फ्रंटहॉल कम्प्रेशन इंटेल® FPGA IP के बारे में

फ्रंटहॉल कम्प्रेशन आईपी में यू-प्लेन IQ डेटा के लिए कम्प्रेशन और डीकम्प्रेशन शामिल है। कम्प्रेशन इंजन उपयोगकर्ता डेटा कम्प्रेशन हेडर (udCompHdr) के आधार पर µ-लॉ या ब्लॉक फ्लोटिंग-पॉइंट कम्प्रेशन की गणना करता है। यह आईपी IQ डेटा, कंड्यूट सिग्नल और मेटाडेटा और साइडबैंड सिग्नल के लिए एवलॉन स्ट्रीमिंग इंटरफ़ेस और कंट्रोल और स्टेटस रजिस्टर (CSR) के लिए एवलॉन मेमोरी-मैप्ड इंटरफ़ेस का उपयोग करता है।
IP मैप्स संपीड़ित IQs और उपयोगकर्ता डेटा संपीड़न पैरामीटर (udCompParam) O-RAN विनिर्देश O-RAN फ्रंटहॉल कंट्रोल, उपयोगकर्ता और सिंक्रोनाइज़ेशन प्लेन संस्करण 3.0 अप्रैल 2020 (O-RAN-WG4.CUS.0-v03.00) में निर्दिष्ट अनुभाग पेलोड फ़्रेम प्रारूप के अनुसार है। एवलॉन स्ट्रीमिंग सिंक और स्रोत इंटरफ़ेस डेटा चौड़ाई 128:64 के अधिकतम संपीड़न अनुपात का समर्थन करने के लिए एप्लिकेशन इंटरफ़ेस के लिए 2-बिट्स और ट्रांसपोर्ट इंटरफ़ेस के लिए 1 बिट्स हैं।
संबंधित जानकारी
ओ-आरएएन webसाइट
1.1. फ्रंटहॉल कम्प्रेशन इंटेल® FPGA IP विशेषताएँ

• -लॉ और ब्लॉक फ्लोटिंग-पॉइंट संपीड़न और विसंपीड़न
• IQ चौड़ाई 8-बिट से 16-बिट
• यू-प्लेन IQ प्रारूप और संपीड़न हेडर का स्थैतिक और गतिशील विन्यास
• मल्टीसेक्शन पैकेट (यदि O-RAN अनुरूप चालू है)

1.2. फ्रंटहॉल कम्प्रेशन इंटेल® FPGA IP डिवाइस फैमिली सपोर्ट
Intel, Intel FPGA IP के लिए निम्न उपकरण समर्थन स्तर प्रदान करता है:

• उन्नत समर्थन - इस डिवाइस परिवार के लिए सिमुलेशन और संकलन के लिए IP उपलब्ध है। FPGA प्रोग्रामिंग file क्वार्टस प्राइम प्रो स्ट्रैटिक्स 10 एडिशन बीटा सॉफ्टवेयर के लिए (.pof) सपोर्ट उपलब्ध नहीं है और इसलिए आईपी टाइमिंग क्लोजर की गारंटी नहीं दी जा सकती। समय के मॉडल में प्रारंभिक पोस्ट-लेआउट जानकारी के आधार पर देरी के प्रारंभिक इंजीनियरिंग अनुमान शामिल हैं। समय मॉडल परिवर्तन के अधीन हैं क्योंकि सिलिकॉन परीक्षण वास्तविक सिलिकॉन और समय मॉडल के बीच संबंध में सुधार करता है। आप इस आईपी कोर का उपयोग सिस्टम आर्किटेक्चर और संसाधन उपयोग अध्ययन, सिमुलेशन, पिनआउट, सिस्टम विलंबता आकलन, बुनियादी समय आकलन (पाइपलाइन बजटिंग), और I/O स्थानांतरण रणनीति (डेटा-पथ चौड़ाई, फट गहराई, I/O मानक ट्रेडऑफ़) के लिए कर सकते हैं। )
• प्रारंभिक सहायता- इंटेल इस डिवाइस परिवार के लिए प्रारंभिक समय मॉडल के साथ आईपी कोर को सत्यापित करता है। आईपी कोर सभी कार्यात्मक आवश्यकताओं को पूरा करता है, लेकिन डिवाइस परिवार के लिए अभी भी समय विश्लेषण से गुजर रहा हो सकता है। आप इसे सावधानी के साथ उत्पादन डिजाइनों में उपयोग कर सकते हैं।
• अंतिम समर्थन- इंटेल इस डिवाइस परिवार के लिए अंतिम समय मॉडल के साथ आईपी को सत्यापित करता है। आईपी डिवाइस परिवार के लिए सभी कार्यात्मक और समय संबंधी आवश्यकताओं को पूरा करता है। आप इसका उपयोग उत्पादन डिज़ाइन में कर सकते हैं।

तालिका 1. फ्रंटहॉल कम्प्रेशन आईपी डिवाइस परिवार समर्थन

डिवाइस परिवार	सहायता
इंटेल® एजिलेक्स™ (ई-टाइल)	प्रारंभिक
इंटेल एजिलेक्स (एफ-टाइल)	अग्रिम
इंटेल अररिया® 10	अंतिम
इंटेल स्ट्रैटिक्स® 10 (केवल H-, और E-टाइल डिवाइस)	अंतिम
अन्य डिवाइस परिवार	कोई सहायता नहीं

तालिका 2. डिवाइस समर्थित गति ग्रेड

डिवाइस परिवार	FPGA फ़ैब्रिक स्पीड ग्रेड
इंटेल एजाइलेक्स	3
इंटेल एरिया 10	2
इंटेल स्ट्रैटिक्स 10	2

1.3. फ्रंटहॉल कम्प्रेशन इंटेल FPGA IP के लिए रिलीज़ जानकारी
Intel FPGA IP संस्करण Intel Quartus® Prime Design Suite सॉफ़्टवेयर संस्करण v19.1 तक से मेल खाते हैं। Intel Quartus Prime Design Suite सॉफ़्टवेयर संस्करण 19.2 से शुरू होकर, Intel FPGA IP में एक नई संस्करण योजना है।
Intel FPGA IP संस्करण (XYZ) संख्या प्रत्येक Intel Quartus Prime सॉफ़्टवेयर संस्करण के साथ बदल सकती है। इसमें बदलाव:

• X IP के एक बड़े संशोधन को इंगित करता है। यदि आप इंटेल क्वार्टस प्राइम सॉफ्टवेयर को अपडेट करते हैं, तो आपको आईपी को फिर से बनाना होगा।
• Y इंगित करता है कि IP में नई सुविधाएँ शामिल हैं। इन नई सुविधाओं को शामिल करने के लिए अपने आईपी को पुन: उत्पन्न करें।
• Z इंगित करता है कि IP में मामूली परिवर्तन शामिल हैं। इन परिवर्तनों को शामिल करने के लिए अपने आईपी को पुन: उत्पन्न करें।

तालिका 3. फ्रंटहॉल कम्प्रेशन आईपी रिलीज़ जानकारी

वस्तु	विवरण
संस्करण	1.0.1
रिलीज़ की तारीख	फ़रवरी 2022
कोड भेजने का आदेश	आईपी-एफएच-सीओएमपी

1.4. फ्रंटहॉल संपीड़न प्रदर्शन और संसाधन उपयोग
इंटेल एजिलेक्स डिवाइस, इंटेल अरिया 10 डिवाइस और इंटेल स्ट्रैटिक्स 10 डिवाइस को लक्षित करने वाले आईपी के संसाधन
तालिका 4. फ्रंटहॉल संपीड़न प्रदर्शन और संसाधन उपयोग
सभी प्रविष्टियाँ संपीड़न और विसंपीड़न डेटा दिशा आईपी के लिए हैं

उपकरण	IP	भिक्षा	तर्क रजिस्टर		एम20के
			प्राथमिक	माध्यमिक
इंटेल एजाइलेक्स	ब्लॉक-फ़्लोटिंग पॉइंट	14,969	25,689	6,093	0
	μ जी	22,704	39,078	7,896	0
	ब्लॉक-फ़्लोटिंग पॉइंट और µ-कानून	23,739	41,447	8,722	0
	ब्लॉक-फ़्लोटिंग पॉइंट, µ-लॉ, और विस्तारित IQ चौड़ाई	23,928	41,438	8,633	0
इंटेल एरिया 10	ब्लॉक-फ़्लोटिंग पॉइंट	12,403	16,156	5,228	0
	μ जी	18,606	23,617	5,886	0
	ब्लॉक-फ़्लोटिंग पॉइंट और µ-कानून	19,538	24,650	6,140	0
	ब्लॉक-फ़्लोटिंग पॉइंट, µ-लॉ, और विस्तारित IQ चौड़ाई	19,675	24,668	6,141	0
इंटेल स्ट्रैटिक्स 10	ब्लॉक-फ़्लोटिंग पॉइंट	16,852	30,548	7,265	0
	μ जी	24,528	44,325	8,080	0
	ब्लॉक-फ़्लोटिंग पॉइंट और µ-कानून	25,690	47,357	8,858	0
	ब्लॉक-फ़्लोटिंग पॉइंट, µ-लॉ, और विस्तारित IQ चौड़ाई	25,897	47,289	8,559	0

फ्रंटहॉल कम्प्रेशन इंटेल FPGA IP के साथ आरंभ करना

फ्रंटहॉल कम्प्रेशन आईपी को स्थापित करने, पैरामीटराइज़ करने, सिम्युलेट करने और आरंभ करने का वर्णन करता है।
2.1. फ्रंटहॉल कम्प्रेशन आईपी प्राप्त करना, इंस्टॉल करना और लाइसेंस देना
फ्रंटहॉल कम्प्रेशन आईपी एक विस्तारित इंटेल एफपीजीए आईपी है जो इंटेल क्वार्टस प्राइम रिलीज के साथ शामिल नहीं है।

1. यदि आपके पास My Intel खाता नहीं है तो कृपया एक खाता बनाएं।
2. स्व-सेवा लाइसेंसिंग केंद्र (SSLC) तक पहुंचने के लिए लॉग इन करें।
3. फ्रंटहॉल कम्प्रेशन आईपी खरीदें.
4. SSLC पेज पर, IP के लिए चलाएँ पर क्लिक करें। SSLC IP की आपकी स्थापना को निर्देशित करने के लिए एक इंस्टॉलेशन डायलॉग बॉक्स प्रदान करता है।
5. इंटेल क्वार्टस प्राइम फ़ोल्डर के समान स्थान पर स्थापित करें।

तालिका 5. फ्रंटहॉल संपीड़न स्थापना स्थान

जगह	सॉफ़्टवेयर	प्लैटफ़ॉर्म
:\इंटेलFPGA_प्रो\\quartus\ip \altera_cloud	इंटेल क्वार्टस प्राइम प्रो संस्करण	खिड़कियाँ*
:/इंटेलFPGA_प्रो// क्वार्टस/आईपी/अल्टेरा_क्लाउड	इंटेल क्वार्टस प्राइम प्रो संस्करण	लिनक्स *

चित्र 1. फ्रंटहॉल कम्प्रेशन आईपी इंस्टॉलेशन डायरेक्टरी संरचना इंटेल क्वार्टस प्राइम इंस्टॉलेशन डायरेक्टरी

फ्रंटहॉल कम्प्रेशन इंटेल FPGA IP अब IP कैटलॉग में दिखाई देता है।
संबंधित जानकारी

• इंटेल FPGA webसाइट
  
• स्वयं-सेवा लाइसेंसिंग केंद्र (एसएसएलसी)

2.2. फ्रंटहॉल कम्प्रेशन आईपी का पैरामीटराइज़ करना
आईपी ​​पैरामीटर संपादक में अपने कस्टम आईपी भिन्नता को त्वरित रूप से कॉन्फ़िगर करें।

1. एक इंटेल क्वार्टस प्राइम प्रो संस्करण प्रोजेक्ट बनाएं जिसमें अपने आईपी कोर को एकीकृत किया जाए।
   a. इंटेल क्वार्टस प्राइम प्रो संस्करण में, क्लिक करें File नया इंटेल क्वार्टस प्राइम प्रोजेक्ट बनाने के लिए नया प्रोजेक्ट विज़ार्ड, या File मौजूदा क्वार्टस प्राइम प्रोजेक्ट को खोलने के लिए प्रोजेक्ट खोलें। विज़ार्ड आपको डिवाइस निर्दिष्ट करने के लिए संकेत देता है।
   ख. उस डिवाइस परिवार को निर्दिष्ट करें जो आईपी के लिए गति ग्रेड आवश्यकताओं को पूरा करता है।
   c. समाप्त पर क्लिक करें.
2. IP कैटलॉग में, फ्रंटहॉल कम्प्रेशन इंटेल FPGA IP चुनें। नई IP भिन्नता विंडो दिखाई देगी।
3. अपने नए कस्टम IP भिन्नता के लिए शीर्ष-स्तरीय नाम निर्दिष्ट करें। पैरामीटर संपादक IP भिन्नता सेटिंग को एक में सहेजता है file नामित आईपी।
4. ओके पर क्लिक करें। पैरामीटर संपादक प्रकट होता है।
   चित्र 2. फ्रंटहॉल कम्प्रेशन आईपी पैरामीटर संपादक
5. अपने IP भिन्नता के लिए पैरामीटर निर्दिष्ट करें। विशिष्ट IP पैरामीटर के बारे में जानकारी के लिए पैरामीटर देखें।
6. डिज़ाइन एक्स पर क्लिक करेंampले टैब और अपने डिजाइन उदाहरण के लिए पैरामीटर निर्दिष्ट करेंampले.
   चित्र 3. डिजाइन पूर्वampपैरामीटर संपादक
7. एचडीएल उत्पन्न करें पर क्लिक करें। जनरेशन संवाद बॉक्स प्रकट होता है।
8. आउटपुट निर्दिष्ट करें file जनरेशन विकल्प पर क्लिक करें और फिर जनरेट पर क्लिक करें। fileअपने विनिर्देशों के अनुसार उत्पन्न करें।
9. समाप्त पर क्लिक करें। पैरामीटर संपादक शीर्ष-स्तरीय .ip जोड़ता है file वर्तमान परियोजना के लिए स्वचालित रूप से। यदि आपको मैन्युअल रूप से .ip जोड़ने के लिए कहा जाए file प्रोजेक्ट में, प्रोजेक्ट जोड़ें/हटाएँ पर क्लिक करें Fileजोड़ने के लिए परियोजना में एस file.
10. अपने आईपी भिन्नता को उत्पन्न और तत्काल बनाने के बाद, पोर्ट को जोड़ने के लिए उचित पिन असाइनमेंट बनाएं और किसी भी उपयुक्त प्रति-आवृत्ति आरटीएल पैरामीटर को सेट करें।

2.2.1. फ्रंटहॉल कम्प्रेशन आईपी पैरामीटर
तालिका 6. फ्रंटहॉल कम्प्रेशन आईपी पैरामीटर

नाम	मान्य मान	विवरण
डेटा दिशा	TX और RX, केवल TX, केवल RX	संपीड़न के लिए TX का चयन करें; विसंपीडन के लिए RX का चयन करें।
संपीड़न विधि	बीएफपी, म्यू-लॉ, या बीएफपी और म्यू-लॉ	ब्लॉक फ़्लोटिंग-पॉइंट, µ-लॉ, या दोनों का चयन करें.

मेटाडेटा चौड़ाई	0 (मेटाडेटा पोर्ट अक्षम करें), 32, 64, 96, 128 (बिट)	मेटाडेटा बस (असंपीड़ित डेटा) की बिट चौड़ाई निर्दिष्ट करें.
विस्तारित IQ चौड़ाई सक्षम करें	कभी - कभी	8-बिट से 16-बिट तक समर्थित IqWidth के लिए चालू करें। 9, 12, 14 और 16-बिट्स के समर्थित IqWidth के लिए बंद करें।
O-RAN अनुरूप	कभी - कभी	मेटाडेटा पोर्ट के लिए ORAN IP मैपिंग का पालन करने के लिए चालू करें और प्रत्येक सेक्शन हेडर के लिए मेटाडेटा मान्य सिग्नल का दावा करें। IP केवल 128-बिट चौड़ाई वाले मेटाडेटा का समर्थन करता है। IP प्रति पैकेट एकल सेक्शन और कई सेक्शन का समर्थन करता है। मेटाडेटा मान्य दावे के साथ प्रत्येक सेक्शन में मेटाडेटा मान्य है। बंद करें ताकि IP बिना किसी मैपिंग आवश्यकता के पासथ्रू कंड्यूट सिग्नल के रूप में मेटाडेटा का उपयोग करे (उदाहरण: U-प्लेन numPrb को 0 माना जाता है)। IP 0 (मेटाडेटा पोर्ट अक्षम करें), 32, 64, 96, 128 बिट्स की मेटाडेटा चौड़ाई का समर्थन करता है। IP प्रति पैकेट एकल खंड का समर्थन करता है। मेटाडेटा प्रत्येक पैकेट के लिए मेटाडेटा मान्य अभिकथन पर केवल एक बार मान्य होता है।

2.3. जनरेटेड आईपी File संरचना
इंटेल क्वार्टस प्राइम प्रो संस्करण सॉफ्टवेयर निम्नलिखित आईपी कोर आउटपुट उत्पन्न करता है file संरचना।
तालिका 7. उत्पन्न आईपी Files

File नाम	विवरण
<तुम्हारी आईपी> .आईपी	प्लेटफ़ॉर्म डिज़ाइनर सिस्टम या शीर्ष-स्तरीय IP भिन्नता file.तुम्हारी आईपी> वह नाम है जो आप अपने आईपी संस्करण को देते हैं।
<तुम्हारी आईपी> सीएमपी	VHDL घटक घोषणा (.cmp) file एक पाठ है file जिसमें स्थानीय जेनेरिक और पोर्ट परिभाषाएँ शामिल हैं जिन्हें आप VHDL डिज़ाइन में उपयोग कर सकते हैं files.
<तुम्हारी आईपी>.html	एक रिपोर्ट जिसमें कनेक्शन संबंधी जानकारी, एक मेमोरी मैप जो प्रत्येक मास्टर के संबंध में प्रत्येक स्लेव का पता दिखाता है जिससे वह जुड़ा हुआ है, तथा पैरामीटर असाइनमेंट शामिल होते हैं।
<तुम्हारी आईपी> _जेनरेशन.आरपीटी	IP या प्लेटफ़ॉर्म डिज़ाइनर जनरेशन लॉग file. IP जनरेशन के दौरान संदेशों का सारांश।
<तुम्हारी आईपी>.qgsimc	वृद्धिशील पुनर्जनन का समर्थन करने के लिए सिमुलेशन मापदंडों को सूचीबद्ध करता है।
<तुम्हारी आईपी>.qgsynthc	वृद्धिशील पुनर्जनन का समर्थन करने के लिए संश्लेषण मापदंडों को सूचीबद्ध करता है।
<तुम्हारी आईपी> क्यूआईपी	इंटेल क्वार्टस प्राइम सॉफ्टवेयर में आईपी घटक को एकीकृत और संकलित करने के लिए आईपी घटक के बारे में सभी आवश्यक जानकारी शामिल है।
<तुम्हारी आईपी>.sopcinfo	आपके प्लेटफ़ॉर्म डिज़ाइनर सिस्टम में कनेक्शन और IP घटक पैरामीटराइजेशन का वर्णन करता है। जब आप IP घटकों के लिए सॉफ़्टवेयर ड्राइवर विकसित करते हैं, तो आप आवश्यकताएँ प्राप्त करने के लिए इसकी सामग्री को पार्स कर सकते हैं। डाउनस्ट्रीम उपकरण जैसे कि Nios® II टूल चेन इसका उपयोग करते हैं file.सोपसीइन्फो file और सिस्टम.h file Nios II टूल चेन के लिए जेनरेट किए गए प्रत्येक मास्टर के सापेक्ष प्रत्येक स्लेव के लिए एड्रेस मैप जानकारी शामिल है जो स्लेव तक पहुँचता है। किसी विशेष स्लेव घटक तक पहुँचने के लिए अलग-अलग मास्टर के पास अलग-अलग एड्रेस मैप हो सकते हैं।
<तुम्हारी आईपी> सीएसवी	IP घटक की नवीनीकरण स्थिति के बारे में जानकारी शामिल है।
<तुम्हारी आईपी>.बीएसएफ	एक ब्लॉक प्रतीक File इंटेल क्वार्टस प्राइम ब्लॉक आरेख में उपयोग के लिए आईपी भिन्नता का (.bsf) प्रतिनिधित्व Fileएस (.बीडीएफ)।
<तुम्हारी आईपी> एसपीडी	आवश्यक इनपुट file समर्थित सिमुलेटर के लिए सिमुलेशन स्क्रिप्ट उत्पन्न करने के लिए आईपी-मेक-सिमस्क्रिप्ट के लिए। एसपीडी file की एक सूची है fileसिमुलेशन के लिए उत्पन्न की गई जानकारी, साथ ही उन यादों के बारे में जानकारी जिन्हें आप आरंभ कर सकते हैं।

<तुम्हारी आईपी> .पीपीएफ	पिन प्लानर File (.ppf) पिन प्लानर के साथ उपयोग के लिए बनाए गए आईपी घटकों के लिए पोर्ट और नोड असाइनमेंट संग्रहीत करता है।
<तुम्हारी आईपी>_बीबी.वी	आप वेरिलॉग ब्लैक-बॉक्स (_bb.v) का उपयोग कर सकते हैं file ब्लैक बॉक्स के रूप में उपयोग के लिए एक खाली मॉड्यूल घोषणा के रूप में।
<तुम्हारी आईपी> _inst.v या _inst.vhd	एचडीएल पूर्वample इंस्टेंटिएशन टेम्पलेट। आप इसकी सामग्री को कॉपी और पेस्ट कर सकते हैं file आपके एचडीएल में file आईपी ​​​​भिन्नता को तत्काल करने के लिए।
<तुम्हारी आईपी>.v यातुम्हारी आईपी> .वीएचडी	एचडीएल files जो संश्लेषण या अनुकरण के लिए प्रत्येक सबमॉड्यूल या चाइल्ड IP कोर को इंस्टेंट करता है।
पथप्रदर्शक/	इसमें सिमुलेशन स्थापित करने और चलाने के लिए एक ModelSim* स्क्रिप्ट msim_setup.tcl शामिल है।
synopsys/vcs/ synopsys/vcsmx/	VCS* सिमुलेशन सेट अप करने और चलाने के लिए एक शेल स्क्रिप्ट vcs_setup.sh शामिल है। इसमें एक शेल स्क्रिप्ट vcsmx_setup.sh और synopsys_ sim.setup शामिल है file VCS MX* सिम्युलेशन सेट अप करने और चलाने के लिए।
ताल/	एक शेल स्क्रिप्ट ncsim_setup.sh और अन्य सेटअप शामिल है fileएनसीएसआईएम* सिमुलेशन को स्थापित करने और चलाने के लिए।
एल्डेक/	इसमें Aldec* सिमुलेशन को सेटअप करने और चलाने के लिए एक शेल स्क्रिप्ट rivierapro_setup.sh शामिल है।
एक्सेलियम/	इसमें एक शेल स्क्रिप्ट xcelium_setup.sh और अन्य सेटअप शामिल है fileXcelium* सिमुलेशन को स्थापित करने और चलाने के लिए।
सबमॉड्यूल्स/	एचडीएल शामिल है fileआईपी ​​कोर सबमॉड्यूल्स के लिए।
<चाइल्ड आईपी कोर>/	प्रत्येक उत्पन्न चाइल्ड आईपी कोर निर्देशिका के लिए, प्लेटफ़ॉर्म डिज़ाइनर synth/ और sim/ उप-निर्देशिकाएँ उत्पन्न करता है।

फ्रंटहॉल कम्प्रेशन आईपी कार्यात्मक विवरण

चित्र 4. फ्रंटहॉल कम्प्रेशन आईपी में कम्प्रेशन और डीकम्प्रेशन शामिल है। फ्रंटहॉल कम्प्रेशन आईपी ब्लॉक आरेख

संपीड़न और विसंपीडन
प्रीप्रोसेसिंग ब्लॉक-आधारित बिट शिफ्ट ब्लॉक 12 संसाधन तत्वों (आरई) के संसाधन ब्लॉक के लिए इष्टतम बिट-शिफ्ट उत्पन्न करता है। ब्लॉक क्वांटिज़ेशन शोर को कम करता है, खासकर कम-ampप्रकाश एसampइसलिए, यह त्रुटि वेक्टर परिमाण (ईवीएम) को कम करता है जो संपीड़न द्वारा पेश किया जाता है। संपीड़न एल्गोरिथ्म लगभग शक्ति मूल्य से स्वतंत्र है। जटिल इनपुट एस मानते हुएampयदि x = x1 + jxQ है, तो संसाधन ब्लॉक के लिए वास्तविक और काल्पनिक घटकों का अधिकतम निरपेक्ष मान है:
संसाधन ब्लॉक के लिए अधिकतम निरपेक्ष मान होने पर, निम्नलिखित समीकरण उस संसाधन ब्लॉक को निर्दिष्ट बाएं शिफ्ट मान निर्धारित करता है:जहाँ bitWidth इनपुट बिट चौड़ाई है।
आईपी ​​8, 9, 10, 11, 12, 13, 14, 15, 16 के संपीड़न अनुपातों का समर्थन करता है।
म्यू-लॉ संपीड़न और विसंपीड़न
एल्गोरिथ्म म्यू-लॉ कंपाउंडिंग तकनीक का उपयोग करता है, जिसका स्पीच कम्प्रेशन व्यापक रूप से उपयोग करता है। यह तकनीक इनपुट असम्पीडित सिग्नल, x, को राउंडिंग और बिट-ट्रंकेशन से पहले फ़ंक्शन, f(x) वाले कंप्रेसर के माध्यम से पास करती है। तकनीक इंटरफ़ेस पर संपीड़ित डेटा, y, भेजती है। प्राप्त डेटा एक विस्तारित फ़ंक्शन (जो कंप्रेसर, F-1(y) का व्युत्क्रम है) से होकर गुजरता है। तकनीक न्यूनतम क्वांटिज़ेशन त्रुटि के साथ असम्पीडित डेटा को पुन: प्रस्तुत करती है।
समीकरण 1. कंप्रेसर और डिकंप्रेसर फ़ंक्शन
म्यू-लॉ IQ संपीड़न एल्गोरिथ्म O-RAN विनिर्देश का अनुसरण करता है।
संबंधित जानकारी
ओ-आरएएन webसाइट
3.1. फ्रंटहॉल कम्प्रेशन आईपी सिग्नल
आईपी ​​से कनेक्ट करें और उसे नियंत्रित करें।
घड़ी और रीसेट इंटरफ़ेस सिग्नल=
तालिका 8. घड़ी और रीसेट इंटरफ़ेस सिग्नल

सिग्नल का नाम	बिटविड्थ	दिशा	विवरण
tx_क्लक	1	इनपुट	ट्रांसमीटर घड़ी. 390.625 Gbps के लिए क्लॉक आवृत्ति 25 MHz और 156.25 Gbps के लिए 10MHz है। सभी ट्रांसमीटर इंटरफ़ेस सिग्नल इस क्लॉक के साथ सिंक्रोनस हैं।
आरएक्स_सीएलके	1	इनपुट	रिसीवर घड़ी. 390.625 Gbps के लिए क्लॉक आवृत्ति 25 MHz और 156.25 Gbps के लिए 10MHz है। सभी रिसीवर इंटरफ़ेस सिग्नल इस क्लॉक के साथ सिंक्रोनस हैं।
सीएसआर_सीएलके	1	इनपुट	CSR इंटरफ़ेस के लिए घड़ी। घड़ी की आवृत्ति 100 मेगाहर्ट्ज है।

tx_rst_n	1	इनपुट	tx_clk के समकालिक ट्रांसमीटर इंटरफ़ेस के लिए सक्रिय निम्न रीसेट.
rx_rst_n	1	इनपुट	rx_clk के समकालिक रिसीवर इंटरफ़ेस के लिए सक्रिय निम्न रीसेट।
सीएसआर_आरएसटी_एन	1	इनपुट	csr_clk के समकालिक CSR इंटरफ़ेस के लिए सक्रिय निम्न रीसेट.

ट्रांसपोर्ट इंटरफ़ेस सिग्नल प्रेषित करें
तालिका 9. ट्रांसमिट ट्रांसपोर्ट इंटरफ़ेस सिग्नल
सभी सिग्नल प्रकार अहस्ताक्षरित पूर्णांक हैं।

सिग्नल का नाम	बिटविड्थ	दिशा	विवरण
tx_avst_source_valid	1	उत्पादन	जब दावा किया जाता है, तो यह इंगित करता है कि avst_source_data पर वैध डेटा उपलब्ध है।
tx_avst_स्रोत_डेटा	64	उत्पादन	udCompParam, iS सहित PRB फ़ील्डampले और क्यूएसampअगले अनुभाग PRB फ़ील्ड को पिछले अनुभाग PRB फ़ील्ड से संयोजित किया गया है।
tx_avst_source_startofpacket	1	उत्पादन	फ़्रेम के प्रथम बाइट को इंगित करता है।
tx_avst_source_endofpacket	1	उत्पादन	फ़्रेम के अंतिम बाइट को इंगित करता है.
tx_avst_source_ready	1	इनपुट	जब अभिकथन किया जाता है, तो यह इंगित करता है कि ट्रांसपोर्ट लेयर डेटा स्वीकार करने के लिए तैयार है। इस इंटरफ़ेस के लिए readyLatency = 0.
tx_avst_स्रोत_खाली	3	उत्पादन	avst_source_endofpacket के पुष्ट होने पर avst_source_data पर रिक्त बाइट्स की संख्या निर्दिष्ट करता है।
tx_udcomphdr_o	8	उत्पादन	उपयोगकर्ता डेटा संपीड़न हेडर फ़ील्ड। tx_avst_source_valid के साथ सिंक्रोनस। संपीड़न विधि और IQ बिट चौड़ाई को परिभाषित करता है डेटा अनुभाग में उपयोगकर्ता डेटा के लिए. • [7:4] : udIqWidth • udIqWidth=16 के लिए 0, अन्यथा udIqWidth के बराबर है, जैसे: — 0000b का अर्थ है कि I और Q प्रत्येक 16 बिट चौड़े हैं; — 0001b का अर्थ है I और Q प्रत्येक 1 बिट चौड़े हैं; — 1111b का अर्थ है कि I और Q प्रत्येक 15 बिट चौड़े हैं • [3:0] : udCompMeth — 0000b – कोई संपीड़न नहीं — 0001b – ब्लॉक-फ़्लोटिंग पॉइंट — 0011बी – µ-कानून - अन्य - भविष्य की विधियों के लिए आरक्षित।
tx_मेटाडेटा_o	मेटाडेटा_चौड़ाई	उत्पादन	नलिका संकेत पास होते हैं और संपीड़ित नहीं होते हैं। tx_avst_source_valid के साथ तुल्यकालिक. कॉन्फ़िगर करने योग्य बिटविड्थ METADATA_WIDTH. जब आप चालू करते हैं O-RAN अनुरूप, को देखें तालिका नंबर एक पेज 17 पर.जब आप बंद करते हैं O-RAN अनुरूपयह संकेत केवल तभी वैध होता है जब tx_avst_source_startofpacket 1 हो। tx_metadata_o में वैध संकेत नहीं है और वैध चक्र को इंगित करने के लिए tx_avst_source_valid का उपयोग करता है। जब आप चयन करते हैं तो उपलब्ध नहीं होता 0 मेटाडेटा पोर्ट अक्षम करें के लिए मेटाडेटा चौड़ाई.

ट्रांसपोर्ट इंटरफ़ेस सिग्नल प्राप्त करें
तालिका 10. ट्रांसपोर्ट इंटरफ़ेस सिग्नल प्राप्त करें
इस इंटरफ़ेस पर कोई बैकप्रेशर नहीं है। इस इंटरफ़ेस में एवलॉन स्ट्रीमिंग खाली सिग्नल आवश्यक नहीं है क्योंकि यह हमेशा शून्य होता है।

सिग्नल का नाम	बिटविड्थ	दिशा	विवरण
rx_avst_sink_valid	1	इनपुट	जब दावा किया जाता है, तो यह इंगित करता है कि avst_sink_data पर वैध डेटा उपलब्ध है। इस इंटरफ़ेस पर कोई avst_sink_ready सिग्नल नहीं है.
rx_avst_sink_data	64	इनपुट	udCompParam, iS सहित PRB फ़ील्डampले और क्यूएसampअगले अनुभाग PRB फ़ील्ड को पिछले अनुभाग PRB फ़ील्ड से संयोजित किया गया है।
rx_avst_sink_startofpacket	1	इनपुट	फ़्रेम के प्रथम बाइट को इंगित करता है।
rx_avst_sink_endofpacket	1	इनपुट	फ़्रेम के अंतिम बाइट को इंगित करता है.
rx_avst_sink_त्रुटि	1	इनपुट	जब avst_sink_endofpacket के समान चक्र में पुष्टि की जाती है, तो यह इंगित करता है कि वर्तमान पैकेट एक त्रुटि पैकेट है
rx_udcomphdr_i	8	इनपुट	उपयोगकर्ता डेटा संपीड़न हेडर फ़ील्ड। rx_metadata_valid_i के साथ सिंक्रोनस। डेटा अनुभाग में उपयोगकर्ता डेटा के लिए संपीड़न विधि और IQ बिट चौड़ाई को परिभाषित करता है। • [7:4] : udIqWidth • udIqWidth=16 के लिए 0, अन्यथा udIqWidth के बराबर है। जैसे — 0000b का अर्थ है कि I और Q प्रत्येक 16 बिट चौड़े हैं; — 0001b का अर्थ है I और Q प्रत्येक 1 बिट चौड़े हैं; — 1111b का अर्थ है कि I और Q प्रत्येक 15 बिट चौड़े हैं • [3:0] : udCompMeth — 0000b – कोई संपीड़न नहीं — 0001b – ब्लॉक फ़्लोटिंग पॉइंट — 0011बी – µ-कानून - अन्य - भविष्य की विधियों के लिए आरक्षित।
rx_मेटाडेटा_i	मेटाडेटा_चौड़ाई	इनपुट	असम्पीडित नाली संकेत पासथ्रू. rx_metadata_i सिग्नल तब वैध होते हैं जब rx_metadata_valid_i को rx_avst_sink_valid के साथ समकालिक रूप से स्थापित किया जाता है। कॉन्फ़िगर करने योग्य बिटविड्थ METADATA_WIDTH. जब आप चालू करते हैं O-RAN अनुरूप, को देखें मेज़ 15 पृष्ठ 18 पर. जब आप बंद हो जाते हैं O-RAN अनुरूप, यह rx_metadata_i सिग्नल केवल तभी वैध है जब rx_metadata_valid_i और rx_avst_sink_startofpacket दोनों 1 के बराबर हों। जब आप चयन करते हैं तो उपलब्ध नहीं होता है 0 मेटाडेटा पोर्ट अक्षम करें के लिए मेटाडेटा चौड़ाई.
rx_मेटाडेटा_वैलिड_i	1	इनपुट	यह दर्शाता है कि हेडर (rx_udcomphdr_i और rx_metadata_i) मान्य हैं। rx_avst_sink_valid के साथ सिंक्रोनस। अनिवार्य संकेत। O-RAN पश्चगामी संगतता के लिए, यदि IP में मान्य सामान्य हेडर IE और दोहराए गए सेक्शन IE हैं, तो rx_metadata_valid_i का दावा करें। rx_avst_sink_data में नए सेक्शन फिजिकल रिसोर्स ब्लॉक (PRB) फ़ील्ड प्रदान करने पर, rx_metadata_i इनपुट में rx_metadata_valid_i के साथ नए सेक्शन IE प्रदान करें।

अनुप्रयोग इंटरफ़ेस सिग्नल प्रेषित करें
तालिका 11. संचारित अनुप्रयोग इंटरफ़ेस सिग्नल

सिग्नल का नाम	बिटविड्थ	दिशा	विवरण
tx_avst_sink_valid	1	इनपुट	जब दावा किया जाता है, तो यह इंगित करता है कि इस इंटरफ़ेस में वैध PRB फ़ील्ड उपलब्ध हैं। स्ट्रीमिंग मोड में परिचालन करते समय, सुनिश्चित करें कि पैकेट के प्रारंभ और पैकेट के अंत के बीच कोई वैध सिग्नल डीअसर्टेशन न हो। एकमात्र अपवाद तब है जब तैयार सिग्नल डीअसर्टेड हो।
tx_avst_sink_data	128	इनपुट	नेटवर्क बाइट क्रम में अनुप्रयोग परत से डेटा.
tx_avst_sink_startofpacket	1	इनपुट	पैकेट के पहले PRB बाइट को इंगित करें
tx_avst_sink_endofpacket	1	इनपुट	पैकेट के अंतिम PRB बाइट को इंगित करें
tx_avst_sink_ready	1	उत्पादन	जब जोर दिया जाता है, तो यह इंगित करता है कि O-RAN IP अनुप्रयोग इंटरफ़ेस से डेटा स्वीकार करने के लिए तैयार है। इस इंटरफ़ेस के लिए readyLatency = 0
tx_udcomphdr_i	8	इनपुट	उपयोगकर्ता डेटा संपीड़न हेडर फ़ील्ड। tx_avst_sink_valid के साथ सिंक्रोनस। डेटा अनुभाग में उपयोगकर्ता डेटा के लिए संपीड़न विधि और IQ बिट चौड़ाई को परिभाषित करता है। • [7:4] : udIqWidth • udIqWidth=16 के लिए 0, अन्यथा udIqWidth के बराबर है। जैसे — 0000b का अर्थ है कि I और Q प्रत्येक 16 बिट चौड़े हैं; — 0001b का अर्थ है I और Q प्रत्येक 1 बिट चौड़े हैं; — 1111b का अर्थ है कि I और Q प्रत्येक 15 बिट चौड़े हैं • [3:0] : udCompMeth — 0000b – कोई संपीड़न नहीं — 0001b – ब्लॉक-फ़्लोटिंग पॉइंट — 0011बी – µ-कानून - अन्य - भविष्य की विधियों के लिए आरक्षित।
tx_मेटाडेटा_i	मेटाडेटा_चौड़ाई	इनपुट	कंड्यूट सिग्नल पासथ्रू होते हैं और संपीड़ित नहीं होते हैं। tx_avst_sink_valid के साथ सिंक्रोनस। कॉन्फ़िगर करने योग्य बिटविड्थ METADATA_WIDTH. जब आप चालू करते हैं O-RAN अनुरूप, को देखें मेज़ 13 पृष्ठ 17 पर. जब आप बंद हो जाते हैं O-RAN अनुरूपयह संकेत केवल तभी वैध है जब tx_avst_sink_startofpacket 1 के बराबर हो। tx_metadata_i में वैध संकेत नहीं है और इसका उपयोग करता है tx_avst_sink_valid वैध चक्र को इंगित करने के लिए. जब आप चयन करते हैं तो उपलब्ध नहीं होता 0 मेटाडेटा पोर्ट अक्षम करें के लिए मेटाडेटा चौड़ाई.

एप्लिकेशन इंटरफ़ेस सिग्नल प्राप्त करें
तालिका 12. एप्लिकेशन इंटरफ़ेस सिग्नल प्राप्त करें

सिग्नल का नाम	बिटविड्थ	दिशा	विवरण
rx_avst_source_valid	1	उत्पादन	जब दावा किया जाता है, तो यह इंगित करता है कि इस इंटरफ़ेस में वैध PRB फ़ील्ड उपलब्ध हैं। इस इंटरफ़ेस पर कोई avst_source_ready सिग्नल नहीं है.
rx_avst_स्रोत_डेटा	128	उत्पादन	नेटवर्क बाइट क्रम में अनुप्रयोग परत तक डेटा।
rx_avst_source_startofpacket	1	उत्पादन	पैकेट के पहले PRB बाइट को इंगित करता है
rx_avst_source_endofpacket	1	उत्पादन	पैकेट के अंतिम PRB बाइट को इंगित करता है
rx_avst_स्रोत_त्रुटि	1	उत्पादन	पैकेट में त्रुटि होने का संकेत देता है
rx_udcomphdr_o	8	उत्पादन	उपयोगकर्ता डेटा संपीड़न हेडर फ़ील्ड। rx_avst_source_valid के साथ सिंक्रोनस। डेटा अनुभाग में उपयोगकर्ता डेटा के लिए संपीड़न विधि और IQ बिट चौड़ाई को परिभाषित करता है। • [7:4] : udIqWidth • udIqWidth=16 के लिए 0, अन्यथा udIqWidth के बराबर है। जैसे — 0000b का अर्थ है कि I और Q प्रत्येक 16 बिट चौड़े हैं; — 0001b का अर्थ है I और Q प्रत्येक 1 बिट चौड़े हैं; — 1111b का अर्थ है कि I और Q प्रत्येक 15 बिट चौड़े हैं • [3:0] : udCompMeth — 0000b – कोई संपीड़न नहीं — 0001b – ब्लॉक फ़्लोटिंग पॉइंट (BFP) — 0011बी – µ-कानून - अन्य - भविष्य की विधियों के लिए आरक्षित।
rx_मेटाडेटा_o	मेटाडेटा_चौड़ाई	उत्पादन	असम्पीडित नाली संकेत पासथ्रू. rx_metadata_o सिग्नल तब वैध होते हैं जब rx_metadata_valid_o को rx_avst_source_valid के साथ समकालिक रूप से स्थापित किया जाता है। कॉन्फ़िगर करने योग्य बिटविड्थ METADATA_WIDTH. जब आप चालू करते हैं O-RAN अनुरूप, को देखें तालिका नंबर एक पृष्ठ 18 पर. जब आप बंद हो जाते हैं O-RAN अनुरूप, rx_metadata_o केवल तभी वैध है जब rx_metadata_valid_o 1 के बराबर हो। जब आप चयन करते हैं तो उपलब्ध नहीं होता 0 मेटाडेटा पोर्ट अक्षम करें के लिए मेटाडेटा चौड़ाई.
rx_मेटाडेटा_वैलिड_ओ	1	उत्पादन	इंगित करता है कि हेडर (rx_udcomphdr_o और rx_metadata_o) मान्य हैं. rx_metadata_valid_o तब अभिपुष्ट किया जाता है जब rx_metadata_o वैध होता है, rx_avst_source_valid के साथ समकालिक होता है।

O-RAN बैकवर्ड संगतता के लिए मेटाडेटा मैपिंग
तालिका 13. tx_metadata_i 128-बिट इनपुट

सिग्नल का नाम	बिटविड्थ	दिशा	विवरण	मेटाडेटा मैपिंग
सुरक्षित	16	इनपुट	आरक्षित.	tx_मेटाडेटा_i[127:112]
tx_u_आकार	16	इनपुट	स्ट्रीमिंग मोड के लिए बाइट्स में यू-प्लेन पैकेट आकार।	tx_मेटाडेटा_i[111:96]
tx_u_seq_id	16	इनपुट	पैकेट का SeqID, जिसे eCPRI ट्रांसपोर्ट हेडर से निकाला जाता है।	tx_मेटाडेटा_i[95:80]
tx_u_pc_id	16	इनपुट	eCPRI परिवहन और RoEflowId के लिए PCID रेडियो ओवर ईथरनेट (RoE) परिवहन के लिए।	tx_मेटाडेटा_i[79:64]
सुरक्षित	4	इनपुट	आरक्षित.	tx_मेटाडेटा_i[63:60]
tx_u_dataदिशा	1	इनपुट	जीएनबी डेटा दिशा. मान सीमा: {0b=Rx (अर्थात अपलोड), 1b=Tx (अर्थात डाउनलोड)}	tx_मेटाडेटा_i[59]
tx_u_filterसूचकांक	4	इनपुट	IQ डेटा और एयर इंटरफ़ेस के बीच उपयोग किए जाने वाले चैनल फ़िल्टर के लिए एक सूचकांक परिभाषित करता है। मान सीमा: {0000b-1111b}	tx_मेटाडेटा_i[58:55]
tx_u_फ्रेमआईडी	8	इनपुट	10 एमएस फ्रेम (रैपिंग अवधि 2.56 सेकंड) के लिए एक काउंटर, विशेष रूप से फ्रेमआईडी = फ्रेम संख्या मॉड्यूलो 256। मान सीमा: {0000 0000b-1111 1111b}	tx_मेटाडेटा_i[54:47]
tx_u_सबफ़्रेमआईडी	4	इनपुट	1 ms फ्रेम के भीतर 10 ms सबफ्रेम के लिए एक काउंटर। मान सीमा: {0000b-1111b}	tx_मेटाडेटा_i[46:43]
tx_u_स्लॉटआईडी	6	इनपुट	यह पैरामीटर 1 एमएस सबफ़्रेम के भीतर स्लॉट संख्या है। एक सबफ़्रेम में सभी स्लॉट इस पैरामीटर द्वारा गिने जाते हैं। मान सीमा: {00 0000b-00 1111b=स्लॉटआईडी, 01 0000b-11 1111b=आरक्षित}	tx_मेटाडेटा_i[42:37]
tx_u_प्रतीक	6	इनपुट	स्लॉट के भीतर प्रतीक संख्या की पहचान करता है। मान सीमा: {00 0000b-11 1111b}	tx_मेटाडेटा_i[36:31]
tx_u_sectionId	12	इनपुट	सेक्शनआईडी, यू-प्लेन डेटा सेक्शनों को डेटा से संबद्ध संगत सी-प्लेन संदेश (और सेक्शन प्रकार) से मैप करता है। मान सीमा: {0000 0000 0000b-11111111 1111b}	tx_मेटाडेटा_i[30:19]
tx_u_rb	1	इनपुट	संसाधन ब्लॉक सूचक. इंगित करें कि प्रत्येक संसाधन ब्लॉक का उपयोग किया गया है या प्रत्येक अन्य संसाधन ब्लॉक का उपयोग किया गया है। मान सीमा: {0b=प्रयुक्त प्रत्येक संसाधन ब्लॉक; 1b=प्रयुक्त प्रत्येक अन्य संसाधन ब्लॉक}	tx_मेटाडेटा_i[18]
tx_u_startPrb	10	इनपुट	उपयोगकर्ता प्लेन डेटा अनुभाग का प्रारंभिक PRB. मान सीमा: {00 0000 0000b-11 1111 1111b}	tx_मेटाडेटा_i[17:8]
tx_u_numPrb	8	इनपुट	उन PRB को परिभाषित करें जहां उपयोगकर्ता प्लेन डेटा अनुभाग मान्य है।	tx_मेटाडेटा_i[7:0]

			मान सीमा: {0000 0001b-1111 1111b, 0000 0000b = निर्दिष्ट उपवाहक स्पेसिंग (SCS) और वाहक बैंडविड्थ में सभी PRBs}
tx_u_udCompHdr	8	इनपुट	डेटा अनुभाग में उपयोगकर्ता डेटा की संपीड़न विधि और IQ बिट चौड़ाई को परिभाषित करें। मान सीमा: {0000 0000b-1111 1111b}	एन/ए (tx_udcomphdr_i)

तालिका 14. rx_metadata_valid_i/o

सिग्नल का नाम	बिटविड्थ	दिशा	विवरण	मेटाडेटा मैपिंग
rx_sec_hdr_वैध	1	उत्पादन	जब rx_sec_hdr_valid 1 होता है, तो U-प्लेन अनुभाग डेटा फ़ील्ड मान्य होते हैं। सामान्य हेडर IE तब वैध होते हैं जब rx_sec_hdr_valid को पुष्ट किया जाता है, जो avst_sink_u_startofpacket और avst_sink_u_valid के साथ समकालिक होता है। दोहराए गए अनुभाग IE तब वैध होते हैं जब rx_sec_hdr_valid को पुष्ट किया जाता है, जो avst_sink_u_valid के साथ समकालिक होता है। Avst_sink_u_data में नए अनुभाग PRB फ़ील्ड प्रदान करने पर, rx_sec_hdr_valid के साथ नए अनुभाग IE प्रदान करें।	rx_मेटाडेटा_वैलिड_ओ

तालिका 15. rx_metadata_o 128-बिट आउटपुट

सिग्नल का नाम	बिटविड्थ	दिशा	विवरण	मेटाडेटा मैपिंग
सुरक्षित	32	उत्पादन	आरक्षित.	rx_मेटाडेटा_o[127:96]
rx_u_seq_id	16	उत्पादन	पैकेट का SeqID, जिसे eCPRI ट्रांसपोर्ट हेडर से निकाला जाता है।	rx_मेटाडेटा_o[95:80]
rx_u_pc_id	16	उत्पादन	eCPRI परिवहन के लिए PCID और RoE परिवहन के लिए RoEflowId	rx_मेटाडेटा_o[79:64]
आरक्षित	4	उत्पादन	आरक्षित.	rx_मेटाडेटा_o[63:60]
rx_u_dataदिशा	1	उत्पादन	gNB डेटा दिशा। मान सीमा: {0b=Rx (यानी अपलोड), 1b=Tx (यानी डाउनलोड)}	rx_मेटाडेटा_o[59]
rx_u_filterसूचकांक	4	उत्पादन	IQ डेटा और एयर इंटरफ़ेस के बीच उपयोग करने के लिए चैनल फ़िल्टर के लिए एक सूचकांक परिभाषित करता है। मान सीमा: {0000b-1111b}	rx_मेटाडेटा_o[58:55]
rx_u_frameआईडी	8	उत्पादन	10 ms फ़्रेम (रैपिंग अवधि 2.56 सेकंड) के लिए एक काउंटर, विशेष रूप से frameId= फ़्रेम संख्या मॉड्यूलो 256. मान सीमा: {0000 0000b-1111 1111b}	rx_मेटाडेटा_o[54:47]
rx_u_सबफ़्रेमआईडी	4	उत्पादन	1 ms फ्रेम के भीतर 10ms सबफ्रेम के लिए एक काउंटर। मान सीमा: {0000b-1111b}	rx_मेटाडेटा_o[46:43]
rx_u_स्लॉटआईडी	6	उत्पादन	1ms सबफ़्रेम के भीतर स्लॉट संख्या। एक सबफ़्रेम में सभी स्लॉट इस पैरामीटर द्वारा गिने जाते हैं। मान सीमा: {00 0000b-00 1111b=स्लॉटआईडी, 01 0000b-111111b=आरक्षित}	rx_मेटाडेटा_o[42:37]
rx_u_प्रतीक	6	उत्पादन	एक स्लॉट के भीतर एक प्रतीक संख्या की पहचान करता है। मान सीमा: {00 0000b-11 1111b}	rx_मेटाडेटा_o[36:31]

rx_u_sectionId	12	उत्पादन	सेक्शनआईडी, यू-प्लेन डेटा सेक्शनों को डेटा से संबद्ध संगत सी-प्लेन संदेश (और सेक्शन प्रकार) से मैप करता है। मान सीमा: {0000 0000 0000b-1111 1111 1111b}	rx_मेटाडेटा_o[30:19]
आरएक्स_यू_आरबी	1	उत्पादन	संसाधन ब्लॉक सूचक. यह इंगित करता है कि प्रत्येक संसाधन ब्लॉक का उपयोग किया गया है या प्रत्येक अन्य संसाधन का उपयोग किया गया है। मान सीमा: {0b=प्रयुक्त प्रत्येक संसाधन ब्लॉक; 1b=प्रयुक्त प्रत्येक अन्य संसाधन ब्लॉक}	rx_मेटाडेटा_o[18]
rx_u_startPrb	10	उत्पादन	उपयोगकर्ता प्लेन डेटा अनुभाग का प्रारंभिक PRB. मान सीमा: {00 0000 0000b-11 1111 1111b}	rx_मेटाडेटा_o[17:8]
rx_u_numPrb	8	उत्पादन	उन PRB को परिभाषित करता है जहां उपयोगकर्ता प्लेन डेटा अनुभाग मान्य है। मान सीमा: {0000 0001b-1111 1111b, 0000 0000b = निर्दिष्ट SCS और वाहक बैंडविड्थ में सभी PRBs}	rx_मेटाडेटा_o[7:0]
rx_u_udCompHdr	8	उत्पादन	डेटा अनुभाग में उपयोगकर्ता डेटा की संपीड़न विधि और IQ बिट चौड़ाई को परिभाषित करता है। मान सीमा: {0000 0000b-1111 1111b}	एन/ए (rx_udcomphdr_o)

सीएसआर इंटरफ़ेस सिग्नल
तालिका 16. सीएसआर इंटरफ़ेस सिग्नल

सिग्नल का नाम	बिट चौड़ाई	दिशा	विवरण
सीएसआर_पता	16	इनपुट	कॉन्फ़िगरेशन रजिस्टर पता.
सीएसआर_राइट	1	इनपुट	कॉन्फ़िगरेशन रजिस्टर लेखन सक्षम करें.
सीएसआर_राइटडाटा	32	इनपुट	कॉन्फ़िगरेशन रजिस्टर डेटा लिखें.
सीएसआर_रीडडाटा	32	उत्पादन	कॉन्फ़िगरेशन रजिस्टर डेटा पढ़ें.
सीएसआर_रीड	1	इनपुट	कॉन्फ़िगरेशन रजिस्टर पढ़ने में सक्षम.
csr_readdatavalid	1	उत्पादन	कॉन्फ़िगरेशन रजिस्टर पढ़ा डेटा मान्य है.
csr_वेटरिक्वेस्ट	1	उत्पादन	कॉन्फ़िगरेशन रजिस्टर प्रतीक्षा अनुरोध.

फ्रंटहॉल कम्प्रेशन आईपी रजिस्टर

नियंत्रण और स्थिति इंटरफ़ेस के माध्यम से फ्रंटहॉल संपीड़न कार्यक्षमता को नियंत्रित और मॉनिटर करें।
तालिका 17. मानचित्र रजिस्टर करें

CSR_ADDRESS (शब्द ऑफसेट)	नाम पंजीकृत करें
0x0	संपीड़न_मोड
0x1	tx_त्रुटि
0x2	आरएक्स_त्रुटि

तालिका 18. संपीड़न_मोड रजिस्टर

बिट चौड़ाई	विवरण	पहुँच	एचडब्ल्यू रीसेट वैल्यू
31:9	सुरक्षित	RO	0x0
8:8	कार्यात्मक मोड: • 1'b0 स्थैतिक संपीड़न मोड है • 1'b1 गतिशील संपीड़न मोड है	RW	0x0
7:0	स्थैतिक उपयोगकर्ता डेटा संपीड़न शीर्षलेख: • 7:4 udIqWidth है — 4'b0000 16 बिट्स है — 4'b1111 15 बिट्स है -: — 4'b0001 1 बिट है • 3:0 udCompMeth है — 4'b0000 कोई संपीड़न नहीं है — 4'b0001 ब्लॉक फ़्लोटिंग पॉइंट है — 4'b0011 µ-कानून है • अन्य आरक्षित हैं	RW	0x0

तालिका 19. tx त्रुटि रजिस्टर

बिट चौड़ाई	विवरण	पहुँच	एचडब्ल्यू रीसेट वैल्यू
31:2	सुरक्षित	RO	0x0
1:1	अमान्य IqWidth. यदि IP को अमान्य या असमर्थित Iqwidth का पता चलता है, तो वह Iqwidth को 0 (16-बिट Iqwidth) पर सेट कर देता है।	RW1C	0x0
0:0	अमान्य संपीड़न विधि। IP पैकेट को छोड़ देता है।	RW1C	0x0

तालिका 20. आरएक्स त्रुटि रजिस्टर

बिट चौड़ाई	विवरण	पहुँच	एचडब्ल्यू रीसेट वैल्यू
31:8	सुरक्षित	RO	0x0
1:1	अमान्य IqWidth. IP पैकेट को छोड़ देता है.	RW1C	0x0
0:0	अमान्य संपीड़न विधि। IP संपीड़न विधि को निम्न डिफ़ॉल्ट समर्थित संपीड़न विधि पर सेट करता है: • केवल ब्लॉक-फ़्लोटिंग पॉइंट सक्षम: डिफ़ॉल्ट रूप से ब्लॉक-फ़्लोटिंग पॉइंट. • केवल सक्षम μ-कानून: डिफ़ॉल्ट रूप से μ-कानून। • ब्लॉक-फ़्लोटिंग पॉइंट और μ-लॉ दोनों को सक्षम किया गया: डिफ़ॉल्ट रूप से ब्लॉक-फ़्लोटिंग पॉइंट.	RW1C	0x0

फ्रंटहॉल कम्प्रेशन इंटेल FPGA IPs उपयोगकर्ता गाइड पुरालेख

इस दस्तावेज़ के नवीनतम और पिछले संस्करणों के लिए, देखें: फ्रंटहॉल कम्प्रेशन इंटेल FPGA IP उपयोगकर्ता गाइड। यदि कोई IP या सॉफ़्टवेयर संस्करण सूचीबद्ध नहीं है, तो पिछले IP या सॉफ़्टवेयर संस्करण के लिए उपयोगकर्ता गाइड लागू होती है।

फ्रंटहॉल कम्प्रेशन इंटेल FPGA IP उपयोगकर्ता गाइड के लिए दस्तावेज़ संशोधन इतिहास

दस्तावेज़ संस्करण	इंटेल क्वार्टस प्राइम संस्करण	आईपी ​​संस्करण	परिवर्तन
2022.08.08	21.4	1.0.1	मेटाडेटा चौड़ाई 0 से 0 तक सुधारी गई (मेटाडेटा पोर्ट अक्षम करें).
2022.03.22	21.4	1.0.1	• सिग्नल विवरण बदला गया: — tx_avst_sink_data और tx_avst_source_data — rx_avst_sink_data और rx_avst_source_data • जोड़ा गया डिवाइस समर्थित गति ग्रेड मेज़ • जोड़ा गया प्रदर्शन और संसाधन उपयोग
2021.12.07	21.3	1.0.0	अद्यतन आदेश कोड.
2021.11.23	21.3	1.0.0	प्रारंभिक रिहाई।

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आईडी: 709301
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संस्करण: 2022.08.08
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दस्तावेज़ / संसाधन

	इंटेल फ्रंटहॉल कम्प्रेशन FPGA IP [पीडीएफ] उपयोगकर्ता गाइड फ्रंटहॉल कम्प्रेशन FPGA IP, फ्रंटहॉल, कम्प्रेशन FPGA IP, FPGA IP
	इंटेल फ्रंटहॉल कम्प्रेशन FPGA IP [पीडीएफ] उपयोगकर्ता गाइड यूजी-20346, 709301, फ्रंटहॉल संपीड़न एफपीजीए आईपी, फ्रंटहॉल एफपीजीए आईपी, संपीड़न एफपीजीए आईपी, एफपीजीए आईपी

संदर्भ

• उपयोगकर्ता पुस्तिका