Fronthaul Compression FPGA IP
راهنمای کاربر

Fronthaul Compression FPGA IP

راهنمای کاربر Fronthaul Compression Intel® FPGA IP
به روز شده برای Intel® Quartus® Prime
مجموعه طراحی: 21.4 IP
نسخه: 1.0.1

درباره IPFPGA Intel® Compression Fronthaul

IP فشرده سازی Fronthaul شامل فشرده سازی و رفع فشار برای داده های IQ سطح U است. موتور فشرده سازی μ-قانون یا بلوک فشرده سازی ممیز شناور را بر اساس هدر فشرده سازی داده های کاربر (udCompHdr) محاسبه می کند. این IP از رابط جریان آوالون برای داده‌های IQ، سیگنال‌های مجرا، و برای سیگنال‌های فراداده و باند جانبی و رابط نقشه‌برداری شده با حافظه Avalon برای کنترل و ثبت وضعیت (CSR) استفاده می‌کند.
نقشه‌های IP ضریب هوشی و پارامتر فشرده‌سازی داده‌های کاربر (udCompParam) را مطابق فرمت قاب محموله بخش مشخص شده در مشخصات O-RAN، کنترل کاربر و صفحه همگام‌سازی O-RAN Fronthaul نسخه 3.0 آوریل 2020 (O-RAN-WG4.CUS) فشرده می‌کند. 0-v03.00). سینک جریان آوالون و عرض داده رابط منبع 128 بیت برای رابط برنامه و 64 بیت برای رابط حمل و نقل برای پشتیبانی از حداکثر نسبت فشرده سازی 2:1 است.
اطلاعات مرتبط
O-RAN webسایت
1.1. ویژگی های Fronthaul Compression Intel® FPGA IP

• -قانون و بلوک فشرده سازی ممیز شناور و رفع فشار
• عرض IQ 8 بیت تا 16 بیت
• پیکربندی استاتیک و پویا فرمت U-plane IQ و هدر فشرده سازی
• بسته چند بخش (اگر O-RAN Compliant روشن باشد)

1.2. پشتیبانی از خانواده دستگاه IP فشرده سازی Fronthaul Intel® FPGA
اینتل سطوح پشتیبانی دستگاه زیر را برای Intel FPGA IP ارائه می دهد:

• پشتیبانی پیشرفته – IP برای شبیه سازی و کامپایل برای این خانواده دستگاه در دسترس است. برنامه نویسی FPGA file پشتیبانی (.pof) برای نرم افزار Quartus Prime Pro Stratix 10 Edition Beta در دسترس نیست و به همین دلیل نمی توان بسته شدن زمان IP را تضمین کرد. مدل های زمان بندی شامل برآوردهای مهندسی اولیه تاخیرها بر اساس اطلاعات اولیه پس از چیدمان است. مدل های زمان بندی در معرض تغییر هستند زیرا آزمایش سیلیکون همبستگی بین سیلیکون واقعی و مدل های زمان بندی را بهبود می بخشد. می‌توانید از این هسته IP برای مطالعات معماری سیستم و استفاده از منابع، شبیه‌سازی، pinout، ارزیابی‌های تاخیر سیستم، ارزیابی‌های زمان‌بندی اولیه (بودجه‌گذاری خط لوله) و استراتژی انتقال ورودی/خروجی (عرض مسیر داده، عمق انفجار، معاوضه استانداردهای I/O استفاده کنید. ).
• پشتیبانی اولیه – اینتل هسته IP را با مدل‌های زمان‌بندی اولیه برای این خانواده دستگاه تأیید می‌کند. هسته IP تمام الزامات عملکردی را برآورده می کند، اما ممکن است هنوز در حال تجزیه و تحلیل زمان بندی برای خانواده دستگاه باشد. می توانید با احتیاط از آن در طرح های تولیدی استفاده کنید.
• پشتیبانی نهایی – Intel IP را با مدل‌های زمان‌بندی نهایی برای این خانواده دستگاه تأیید می‌کند. IP تمام الزامات عملکردی و زمان بندی خانواده دستگاه را برآورده می کند. می توانید از آن در طرح های تولیدی استفاده کنید.

جدول 1. پشتیبانی خانواده دستگاه IP فشرده سازی Fronthaul

خانواده دستگاه	پشتیبانی کنید
Intel® Agilex™ (E-tile)	مقدماتی
Intel Agilex (F-tile)	پیشبرد
Intel Arria® 10	نهایی
Intel Stratix® 10 (فقط دستگاه‌های H- و E-tile)	نهایی
خانواده دستگاه های دیگر	بدون پشتیبانی

جدول 2. درجه های سرعت پشتیبانی شده دستگاه

خانواده دستگاه	درجه سرعت پارچه FPGA
اینتل Agilex	3
اینتل آریا 10	2
اینتل Stratix 10	2

1.3. اطلاعات انتشار برای Fronthaul Compression Intel FPGA IP
نسخه های IP FPGA اینتل تا نسخه 19.1 با نسخه های نرم افزار Intel Quartus® Prime Design Suite مطابقت دارند. با شروع نرم افزار Intel Quartus Prime Design Suite نسخه 19.2، IP FPGA اینتل یک طرح نسخه جدید دارد.
شماره نسخه IP Intel FPGA (XYZ) می تواند با هر نسخه نرم افزار Intel Quartus Prime تغییر کند. تغییر در:

• X نشان دهنده یک تجدید نظر عمده در IP است. اگر نرم افزار Intel Quartus Prime را به روز می کنید، باید IP را بازسازی کنید.
• Y نشان می دهد که IP دارای ویژگی های جدید است. IP خود را برای گنجاندن این ویژگی های جدید بازسازی کنید.
• Z نشان می دهد که IP شامل تغییرات جزئی است. IP خود را بازسازی کنید تا این تغییرات را در بر گیرد.

جدول 3. اطلاعات انتشار IP فشرده سازی Fronthaul

مورد	توضیحات
نسخه	1.0.1
تاریخ انتشار	فوریه 2022
کد سفارش	IP-FH-COMP

1.4. عملکرد فشرده سازی فرانت هاول و استفاده از منابع
منابع IP با هدف قرار دادن دستگاه Intel Agilex، دستگاه Intel Arria 10 و دستگاه Intel Stratix 10
جدول 4. عملکرد فشرده سازی Fronthaul و استفاده از منابع
تمام ورودی‌ها برای فشرده‌سازی و فشرده‌سازی IP جهت داده‌ها هستند

دستگاه	IP	ALMs	منطق ثبت می کند		M20K
			اولیه	ثانویه
اینتل Agilex	نقطه شناور بلوک	14,969	25,689	6,093	0
	μ-قانون	22,704	39,078	7,896	0
	نقطه شناور بلوک و μ-قانون	23,739	41,447	8,722	0
	نقطه شناور بلوک، μ-قانون، و عرض IQ گسترده	23,928	41,438	8,633	0
اینتل آریا 10	نقطه شناور بلوک	12,403	16,156	5,228	0
	μ-قانون	18,606	23,617	5,886	0
	نقطه شناور بلوک و μ-قانون	19,538	24,650	6,140	0
	نقطه شناور بلوک، μ-قانون، و عرض IQ گسترده	19,675	24,668	6,141	0
اینتل Stratix 10	نقطه شناور بلوک	16,852	30,548	7,265	0
	μ-قانون	24,528	44,325	8,080	0
	نقطه شناور بلوک و μ-قانون	25,690	47,357	8,858	0
	نقطه شناور بلوک، μ-قانون، و عرض IQ گسترده	25,897	47,289	8,559	0

شروع کار با IPFPGA اینتل فشرده سازی Fronthaul

نصب، پارامترسازی، شبیه سازی و مقداردهی اولیه IP فشرده سازی Fronthaul را شرح می دهد.
2.1. دریافت، نصب و صدور مجوز IP Compression Fronthaul
IP فشرده سازی Fronthaul یک IP FPGA توسعه یافته اینتل است که در نسخه Intel Quartus Prime گنجانده نشده است.

1. اگر حساب کاربری من اینتل ندارید، یک حساب کاربری اینتل ایجاد کنید.
2. برای دسترسی به مرکز صدور مجوز سلف سرویس (SSLC) وارد شوید.
3. IP فشرده سازی Fronthaul را خریداری کنید.
4. در صفحه SSLC روی Run برای IP کلیک کنید. SSLC یک کادر محاوره ای نصب را برای راهنمایی نصب IP شما ارائه می دهد.
5. در همان محل پوشه Intel Quartus Prime نصب کنید.

جدول 5. مکان های نصب فشرده سازی Fronthaul

مکان	نرم افزار	پلت فرم
:\intelFPGA_pro\\quartus\ip \altera_cloud	اینتل Quartus Prime Pro Edition	پنجره ها*
:/intelFPGA_pro// quartus/ip/altera_cloud	اینتل Quartus Prime Pro Edition	لینوکس *

شکل 1. ساختار دایرکتوری نصب IP فشرده سازی فرانتهاول دایرکتوری نصب Intel Quartus Prime

IP فشرده سازی Fronthaul Intel FPGA اکنون در کاتالوگ IP ظاهر می شود.
اطلاعات مرتبط

• FPGA اینتل webسایت
  
• مرکز صدور مجوز سلف سرویس (SSLC)

2.2. پارامترسازی IP فشرده سازی Fronthaul
به سرعت تنوع IP سفارشی خود را در ویرایشگر پارامتر IP پیکربندی کنید.

1. یک پروژه Intel Quartus Prime Pro Edition ایجاد کنید که در آن هسته IP خود را یکپارچه کنید.
   آ. در Intel Quartus Prime Pro Edition، کلیک کنید File New Project Wizard برای ایجاد یک پروژه جدید Intel Quartus Prime یا File برای باز کردن یک پروژه Quartus Prime موجود، پروژه را باز کنید. جادوگر از شما می خواهد که یک دستگاه را مشخص کنید.
   ب خانواده دستگاهی را مشخص کنید که شرایط درجه سرعت IP را برآورده می کند.
   ج روی Finish کلیک کنید.
2. در کاتالوگ IP، Fronthaul Compression Intel FPGA IP را انتخاب کنید. پنجره New IP Variation ظاهر می شود.
3. یک نام سطح بالا برای تنوع IP سفارشی جدید خود تعیین کنید. ویرایشگر پارامتر تنظیمات تغییرات IP را در یک ذخیره می کند file تحت عنوان ip.
4. روی OK کلیک کنید. ویرایشگر پارامتر ظاهر می شود.
   شکل 2. ویرایشگر پارامتر IP فشرده سازی Fronthaul
5. پارامترهای تغییر IP خود را مشخص کنید. برای اطلاعات در مورد پارامترهای IP خاص به پارامترها مراجعه کنید.
6. روی Design Ex کلیک کنیدampبرگه le را انتخاب کنید و پارامترهای طراحی قبلی خود را مشخص کنیدampله
   شکل 3. طراحی مثالampویرایشگر پارامتر
7. روی Generate HDL کلیک کنید. کادر محاوره ای Generation ظاهر می شود.
8. خروجی را مشخص کنید file گزینه های نسل و سپس روی Generate کلیک کنید. تنوع IP fileبا توجه به مشخصات شما تولید کنید.
9. روی Finish کلیک کنید. ویرایشگر پارامتر ip. سطح بالا را اضافه می کند file به پروژه فعلی به طور خودکار. اگر از شما خواسته شد که ip. را به صورت دستی اضافه کنید file به پروژه، روی Project Add/Remove کلیک کنید Files در پروژه برای اضافه کردن file.
10. پس از ایجاد و نمونه سازی تغییرات IP خود، تخصیص پین های مناسب را برای اتصال پورت ها انجام دهید و هر پارامتر RTL را برای هر نمونه تنظیم کنید.

2.2.1. پارامترهای IP فشرده سازی Fronthaul
جدول 6. پارامترهای IP فشرده سازی Fronthaul

نام	ارزش های معتبر	توضیحات
جهت داده ها	TX و RX، فقط TX، فقط RX	TX را برای فشرده سازی انتخاب کنید. RX برای رفع فشار
روش فشرده سازی	BFP، mu-Law، یا BFP و mu-Law	نقطه شناور بلوک، μ-قانون یا هر دو را انتخاب کنید.

عرض فراداده	0 (غیرفعال کردن پورت های فراداده)، 32، 64، 96، 128 (بیت)	عرض بیت گذرگاه ابرداده (داده های فشرده نشده) را مشخص کنید.
عرض IQ گسترده را فعال کنید	روشن یا خاموش	برای IqWidth پشتیبانی شده از 8 بیت تا 16 بیت روشن کنید. برای IqWidth پشتیبانی شده 9، 12، 14 و 16 بیتی خاموش کنید.
سازگار با O-RAN	روشن یا خاموش	برای دنبال کردن نقشه IP ORAN برای پورت ابرداده و ارائه سیگنال معتبر ابرداده برای هر سرصفحه، روشن کنید. IP فقط از متادیتا با عرض 128 بیت پشتیبانی می کند. IP از یک بخش و چندین بخش در هر بسته پشتیبانی می کند. ابرداده در هر بخش با ادعای معتبر فراداده معتبر است. خاموش کنید تا IP از فراداده به عنوان سیگنال مجرای عبوری بدون نیاز به نقشه برداری استفاده کند (به عنوان مثال: U-plane numPrb 0 در نظر گرفته می شود). IP از پهنای ابرداده 0 (غیرفعال کردن پورت های متادیتا)، 32، 64، 96، 128 بیت پشتیبانی می کند. IP از یک بخش در هر بسته پشتیبانی می کند. ابرداده فقط یک بار در ادعای معتبر ابرداده برای هر بسته معتبر است.

2.3. IP تولید شده File ساختار
نرم افزار Intel Quartus Prime Pro Edition خروجی هسته IP زیر را تولید می کند file ساختار
جدول 7. IP تولید شده Files

File نام	توضیحات
<your_ip>.ip	سیستم طراح پلتفرم یا تنوع IP سطح بالا file.your_ip> نامی است که تنوع IP خود را می دهید.
<your_ip>.cmp	اعلامیه مؤلفه VHDL (.cmp) file یک متن است file که شامل تعاریف عمومی محلی و پورت است که می توانید در طراحی VHDL از آنها استفاده کنید files.
<your_ip>.html	گزارشی که حاوی اطلاعات اتصال، یک نقشه حافظه است که آدرس هر برده را با توجه به هر master که به آن متصل است، و تخصیص پارامترها نشان می دهد.
<your_ip>_generation.rpt	گزارش تولید IP یا Platform Designer file. خلاصه ای از پیام ها در طول تولید IP.
<your_ip>.qgsimc	پارامترهای شبیه سازی را برای پشتیبانی از بازسازی افزایشی فهرست می کند.
<your_ip>.qgsynthc	پارامترهای سنتز را برای پشتیبانی از بازسازی افزایشی فهرست می کند.
<your_ip>.qip	شامل تمام اطلاعات مورد نیاز در مورد جزء IP برای یکپارچه سازی و کامپایل جزء IP در نرم افزار Intel Quartus Prime است.
<your_ip>.sopcinfo	اتصالات و پارامترهای مؤلفه IP را در سیستم طراح پلتفرم شما شرح می دهد. هنگام توسعه درایورهای نرم افزاری برای اجزای IP، می توانید محتویات آن را برای دریافت نیازمندی ها تجزیه کنید. ابزارهای پایین دستی مانند زنجیره ابزار Nios® II از این استفاده می کنند file. .sopcinfo file و سیستم.h file تولید شده برای زنجیره ابزار Nios II شامل اطلاعات نقشه آدرس برای هر Slave نسبت به هر Master است که به Slave دسترسی دارد. Master های مختلف ممکن است نقشه آدرس متفاوتی برای دسترسی به یک جزء برده خاص داشته باشند.
<your_ip>.csv	حاوی اطلاعاتی در مورد وضعیت ارتقاء جزء IP است.
<your_ip>.bsf	نماد بلوک File (bsf.) نمایش تنوع IP برای استفاده در اینتل Quartus Prime Block Diagram Files (.bdf).
<your_ip>.spd	ورودی مورد نیاز file برای ip-make-simscript برای تولید اسکریپت های شبیه سازی برای شبیه سازهای پشتیبانی شده. .spd file شامل لیستی از files برای شبیه سازی به همراه اطلاعات مربوط به حافظه هایی که می توانید مقداردهی اولیه کنید.

<your_ip>.ppf	برنامه ریز پین File (ppf.) تخصیص پورت و گره را برای اجزای IP ایجاد شده برای استفاده با Pin Planner ذخیره می کند.
<your_ip>_bb.v	می توانید از جعبه سیاه Verilog (_bb.v) استفاده کنید. file به عنوان یک ماژول خالی برای استفاده به عنوان جعبه سیاه.
<your_ip>_inst.v یا _inst.vhd	HDL سابقampقالب نمونه. می توانید مطالب این را کپی و پیست کنید file به HDL شما file برای نمونه سازی تغییرات IP.
<your_ip>.v یاyour_ip>.vhd	HDL fileمواردی که هر زیر ماژول یا هسته IP فرزند را برای سنتز یا شبیه سازی نمونه می کنند.
مرشد/	حاوی یک اسکریپت ModelSim* msim_setup.tcl برای راه اندازی و اجرای یک شبیه سازی است.
synopsys/vcs/ synopsys/vcsmx/	حاوی اسکریپت پوسته vcs_setup.sh برای راه اندازی و اجرای شبیه سازی VCS*. شامل اسکریپت پوسته vcsmx_setup.sh و synopsys_ sim.setup است file برای راه اندازی و اجرای شبیه سازی VCS MX*.
آهنگ و ریتم/	شامل اسکریپت پوسته ncsim_setup.sh و تنظیمات دیگر است files برای راه اندازی و اجرای یک شبیه سازی NCSIM*.
aldec/	شامل اسکریپت پوسته rivierapro_setup.sh برای راه اندازی و اجرای شبیه سازی Aldec* است.
xcelium/	شامل اسکریپت پوسته xcelium_setup.sh و تنظیمات دیگر است fileبرای راه اندازی و اجرای شبیه سازی Xcelium*.
زیر ماژول ها/	حاوی HDL files برای زیر ماژول های هسته IP.
<هسته های IP کودک>/	برای هر دایرکتوری هسته IP فرزند تولید شده، Platform Designer زیر شاخه های synth/ و sim/ ایجاد می کند.

شرح عملکردی IP فشرده سازی فرانتهاول

شکل 4. IP فشرده سازی Fronthaul شامل فشرده سازی و رفع فشار است. نمودار بلوک IP فشرده سازی Fronthaul

فشرده سازی و رفع فشار
یک بلوک شیفت بیتی مبتنی بر بلوک پیش پردازش، تغییر بیت بهینه را برای یک بلوک منبع از 12 عنصر منبع (REs) ایجاد می کند. بلوک نویز کوانتیزاسیون را کاهش می دهد، به خصوص برای کمamplitude samples از این رو، بزرگی بردار خطا (EVM) را که فشرده سازی معرفی می کند کاهش می دهد. الگوریتم فشرده سازی تقریباً مستقل از مقدار توان است. با فرض ورودی مختلط samples x = x1 + jxQ است، حداکثر مقدار مطلق اجزای واقعی و خیالی برای بلوک منبع است:
با داشتن حداکثر مقدار مطلق برای بلوک منبع، معادله زیر مقدار تغییر سمت چپ را که به بلوک منبع اختصاص داده شده است، تعیین می کند:جایی که bitWidth عرض بیت ورودی است.
IP از نسبت های فشرده سازی 8، 9، 10، 11، 12، 13، 14، 15، 16 پشتیبانی می کند.
فشرده سازی و رفع فشار Mu-Law
این الگوریتم از تکنیک ترکیب بندی Mu-law استفاده می کند که فشرده سازی گفتار به طور گسترده ای از آن استفاده می کند. این تکنیک سیگنال غیر فشرده ورودی x را از طریق یک کمپرسور با تابع f(x) قبل از گرد کردن و برش بیتی عبور می دهد. این تکنیک داده های فشرده، y، را روی رابط ارسال می کند. داده های دریافتی از طریق یک تابع در حال گسترش (که برعکس کمپرسور، F-1(y است) می گذرد. ​​این تکنیک داده های فشرده نشده را با حداقل خطای کوانتیزاسیون بازتولید می کند.
معادله 1. توابع کمپرسور و کمپرسور
الگوریتم فشرده سازی Mu-law IQ از مشخصات O-RAN پیروی می کند.
اطلاعات مرتبط
O-RAN webسایت
3.1. سیگنال های IP فشرده سازی فرانت هاول
IP را وصل کرده و کنترل کنید.
ساعت و تنظیم مجدد سیگنال های رابط =
جدول 8. ساعت و تنظیم مجدد سیگنال های رابط

نام سیگنال	پهنای بیتی	جهت	توضیحات
tx_clk	1	ورودی	ساعت فرستنده. فرکانس ساعت 390.625 مگاهرتز برای 25 گیگابیت بر ثانیه و 156.25 مگاهرتز برای 10 گیگابیت بر ثانیه است. همه سیگنال های رابط فرستنده با این ساعت همزمان هستند.
rx_clk	1	ورودی	ساعت گیرنده. فرکانس ساعت 390.625 مگاهرتز برای 25 گیگابیت بر ثانیه و 156.25 مگاهرتز برای 10 گیگابیت بر ثانیه است. تمام سیگنال های رابط گیرنده با این ساعت همزمان هستند.
csr_clk	1	ورودی	ساعت برای رابط CSR. فرکانس ساعت 100 مگاهرتز است.

tx_rst_n	1	ورودی	بازنشانی پایین فعال برای رابط فرستنده همزمان با tx_clk.
rx_rst_n	1	ورودی	تنظیم مجدد پایین فعال برای رابط گیرنده همزمان با rx_clk.
csr_rst_n	1	ورودی	بازنشانی پایین فعال برای رابط CSR همزمان با csr_clk.

سیگنال های رابط حمل و نقل را انتقال دهید
جدول 9. سیگنال های رابط حمل و نقل را ارسال کنید
همه انواع سیگنال عدد صحیح بدون علامت هستند.

نام سیگنال	پهنای بیتی	جهت	توضیحات
tx_avst_source_valid	1	خروجی	هنگامی که ادعا می شود، نشان می دهد که داده های معتبر در avst_source_data موجود است.
tx_avst_source_data	64	خروجی	فیلدهای PRB از جمله udCompParam، iSample و qSampله قسمت های بعدی PRB به قسمت PRB قسمت قبلی الحاق می شوند.
tx_avst_source_startofpacket	1	خروجی	اولین بایت یک فریم را نشان می دهد.
tx_avst_source_endofpacket	1	خروجی	آخرین بایت یک فریم را نشان می دهد.
tx_avst_source_ready	1	ورودی	هنگامی که ادعا می شود، نشان می دهد که لایه انتقال آماده پذیرش داده است. ReadLatency = 0 برای این رابط.
tx_avst_source_empty	3	خروجی	تعداد بایت‌های خالی روی avst_source_data را زمانی که avst_source_endofpacket مشخص می‌شود، مشخص می‌کند.
tx_udcomphdr_o	8	خروجی	فیلد هدر فشرده سازی داده های کاربر. همگام با tx_avst_source_valid. روش فشرده سازی و عرض بیت IQ را تعریف می کند برای داده های کاربر در یک بخش داده. • [7:4] : udIqWidth • 16 برای udIqWidth=0، در غیر این صورت برابر udIqWidth است، مثلاً: - 0000b یعنی I و Q هر کدام 16 بیت عرض دارند. - 0001b یعنی I و Q هر کدام 1 بیت عرض دارند. - 1111b یعنی I و Q هر کدام 15 بیت عرض دارند • [3:0]: udCompMeth - 0000b - بدون فشرده سازی - 0001b - نقطه شناور بلوک - 0011b - μ-قانون - دیگران - برای روش های آینده محفوظ است.
tx_metadata_o	METADATA_WIDTH	خروجی	سیگنال های مجرای عبور می کنند و فشرده نمی شوند. همگام با tx_avst_source_valid. پهنای بیت قابل تنظیم METADATA_WIDTH. وقتی روشن می کنید سازگار با O-RAN، رجوع شود جدول 13 در صفحه 17. وقتی خاموش می‌شوید سازگار با O-RAN، این سیگنال فقط زمانی معتبر است که tx_avst_source_startofpacket 1 باشد. tx_metadata_o سیگنال معتبری ندارد و از tx_avst_source_valid برای نشان دادن چرخه معتبر استفاده می کند. هنگام انتخاب در دسترس نیست 0 پورت های فراداده را غیرفعال کنید برای عرض فراداده.

سیگنال های رابط حمل و نقل را دریافت کنید
جدول 10. سیگنال های رابط حمل و نقل را دریافت کنید
بدون فشار برگشتی در این رابط. سیگنال خالی جریان آوالون در این رابط ضروری نیست زیرا همیشه صفر است.

نام سیگنال	پهنای بیتی	جهت	توضیحات
rx_avst_sink_valid	1	ورودی	هنگامی که ادعا می شود، نشان می دهد که داده های معتبر در avst_sink_data موجود است. هیچ سیگنال avst_sink_ready در این رابط وجود ندارد.
rx_avst_sink_data	64	ورودی	فیلدهای PRB از جمله udCompParam، iSample و qSampله قسمت های بعدی PRB به قسمت PRB قسمت قبلی الحاق می شوند.
rx_avst_sink_startofpacket	1	ورودی	اولین بایت یک فریم را نشان می دهد.
rx_avst_sink_endofpacket	1	ورودی	آخرین بایت یک فریم را نشان می دهد.
rx_avst_sink_error	1	ورودی	هنگامی که در همان چرخه avst_sink_endofpacket اظهار می شود، نشان می دهد که بسته فعلی یک بسته خطا است.
rx_udcomphdr_i	8	ورودی	فیلد هدر فشرده سازی داده های کاربر. همزمان با rx_metadata_valid_i. روش فشرده سازی و عرض بیت IQ را برای داده های کاربر در بخش داده تعریف می کند. • [7:4] : udIqWidth • 16 برای udIqWidth=0، در غیر این صورت برابر udIqWidth است. به عنوان مثال - 0000b یعنی I و Q هر کدام 16 بیت عرض دارند. - 0001b یعنی I و Q هر کدام 1 بیت عرض دارند. - 1111b یعنی I و Q هر کدام 15 بیت عرض دارند • [3:0]: udCompMeth - 0000b - بدون فشرده سازی - 0001b - نقطه شناور بلوک - 0011b - μ-قانون - دیگران - برای روش های آینده محفوظ است.
rx_metadata_i	METADATA_WIDTH	ورودی	مجرای فشرده نشده سیگنال عبور می دهد. سیگنال‌های rx_metadata_i زمانی معتبر هستند که rx_metadata_valid_i بیان شده باشد، همزمان با rx_avst_sink_valid. پهنای بیت قابل تنظیم METADATA_WIDTH. وقتی روشن می کنید سازگار با O-RAN، رجوع شود جدول 15 در صفحه 18 وقتی خاموش می کنی سازگار با O-RAN، این سیگنال rx_metadata_i فقط زمانی معتبر است که هم rx_metadata_valid_i و هم rx_avst_sink_startofpacket برابر با 1 باشند. با انتخاب شما در دسترس نیست 0 پورت های فراداده را غیرفعال کنید برای عرض فراداده.
rx_metadata_valid_i	1	ورودی	نشان می دهد که هدرها (rx_udcomphdr_i و rx_metadata_i) معتبر هستند. همزمان با rx_avst_sink_valid. سیگنال اجباری برای سازگاری با O-RAN، اگر IP دارای IE های هدر رایج معتبر و IE های بخش مکرر باشد، rx_metadata_valid_i را مطرح کنید. در ارائه فیلدهای بلوک منابع فیزیکی بخش (PRB) جدید در rx_avst_sink_data، IE های بخش جدیدی را در ورودی rx_metadata_i همراه با rx_metadata_valid_i ارائه کنید.

سیگنال های رابط برنامه را انتقال دهید
جدول 11. سیگنال های رابط برنامه را ارسال کنید

نام سیگنال	پهنای بیتی	جهت	توضیحات
tx_avst_sink_valid	1	ورودی	هنگامی که ادعا می شود، نشان می دهد که فیلدهای معتبر PRB در این رابط موجود است. هنگام کار در حالت پخش، مطمئن شوید که سیگنال معتبر بین شروع بسته و پایان بسته وجود ندارد، تنها استثنا زمانی است که سیگنال آماده خاموش شود.
tx_avst_sink_data	128	ورودی	داده ها از لایه برنامه به ترتیب بایت شبکه.
tx_avst_sink_startofpacket	1	ورودی	اولین بایت PRB یک بسته را نشان دهید
tx_avst_sink_endofpacket	1	ورودی	آخرین بایت PRB یک بسته را نشان دهید
tx_avst_sink_ready	1	خروجی	هنگامی که ادعا می شود، نشان می دهد که IP O-RAN آماده پذیرش داده ها از رابط برنامه است. ReadLatency = 0 برای این رابط
tx_udcomphdr_i	8	ورودی	فیلد هدر فشرده سازی داده های کاربر. همزمان با tx_avst_sink_valid. روش فشرده سازی و عرض بیت IQ را برای داده های کاربر در بخش داده تعریف می کند. • [7:4] : udIqWidth • 16 برای udIqWidth=0، در غیر این صورت برابر udIqWidth است. به عنوان مثال - 0000b یعنی I و Q هر کدام 16 بیت عرض دارند. - 0001b یعنی I و Q هر کدام 1 بیت عرض دارند. - 1111b یعنی I و Q هر کدام 15 بیت عرض دارند • [3:0]: udCompMeth - 0000b - بدون فشرده سازی - 0001b - نقطه شناور بلوک - 0011b - μ-قانون - دیگران - برای روش های آینده محفوظ است.
tx_metadata_i	METADATA_WIDTH	ورودی	سیگنال های مجرای عبور می کنند و فشرده نمی شوند. همزمان با tx_avst_sink_valid. پهنای بیت قابل تنظیم METADATA_WIDTH. وقتی روشن می کنید سازگار با O-RAN، رجوع شود جدول 13 در صفحه 17 وقتی خاموش می کنی سازگار با O-RAN، این سیگنال فقط زمانی معتبر است که tx_avst_sink_startofpacket برابر با 1 باشد. tx_metadata_i سیگنال معتبری ندارد و استفاده می کند tx_avst_sink_valid برای نشان دادن چرخه معتبر. هنگام انتخاب در دسترس نیست 0 پورت های فراداده را غیرفعال کنید برای عرض فراداده.

سیگنال های رابط برنامه را دریافت کنید
جدول 12. سیگنال های رابط برنامه را دریافت کنید

نام سیگنال	پهنای بیتی	جهت	توضیحات
rx_avst_source_valid	1	خروجی	هنگامی که ادعا می شود، نشان می دهد که فیلدهای معتبر PRB در این رابط موجود است. هیچ سیگنال avst_source_ready در این رابط وجود ندارد.
rx_avst_source_data	128	خروجی	لایه داده به برنامه به ترتیب بایت شبکه.
rx_avst_source_startofpacket	1	خروجی	اولین بایت PRB یک بسته را نشان می دهد
rx_avst_source_endofpacket	1	خروجی	آخرین بایت PRB یک بسته را نشان می دهد
rx_avst_source_error	1	خروجی	نشان می دهد که بسته ها دارای خطا هستند
rx_udcomphdr_o	8	خروجی	فیلد هدر فشرده سازی داده های کاربر. همزمان با rx_avst_source_valid. روش فشرده سازی و عرض بیت IQ را برای داده های کاربر در بخش داده تعریف می کند. • [7:4] : udIqWidth • 16 برای udIqWidth=0، در غیر این صورت برابر udIqWidth است. به عنوان مثال - 0000b یعنی I و Q هر کدام 16 بیت عرض دارند. - 0001b یعنی I و Q هر کدام 1 بیت عرض دارند. - 1111b یعنی I و Q هر کدام 15 بیت عرض دارند • [3:0]: udCompMeth - 0000b - بدون فشرده سازی - 0001b - نقطه شناور بلوک (BFP) - 0011b - μ-قانون - دیگران - برای روش های آینده محفوظ است.
rx_metadata_o	METADATA_WIDTH	خروجی	مجرای فشرده نشده سیگنال عبور می دهد. سیگنال‌های rx_metadata_o زمانی معتبر هستند که rx_metadata_valid_o اظهار شده باشد، همزمان با rx_avst_source_valid. پهنای بیت قابل تنظیم METADATA_WIDTH. وقتی روشن می کنید سازگار با O-RAN، رجوع شود جدول 14 در صفحه 18 وقتی خاموش می کنی سازگار با O-RAN، rx_metadata_o فقط زمانی معتبر است که rx_metadata_valid_o برابر با 1 باشد. هنگام انتخاب در دسترس نیست 0 پورت های فراداده را غیرفعال کنید برای عرض فراداده.
rx_metadata_valid_o	1	خروجی	نشان می دهد که هدرهای (rx_udcomphdr_o و rx_metadata_o) معتبر هستند. rx_metadata_valid_o زمانی مشخص می شود که rx_metadata_o معتبر باشد، همزمان با rx_avst_source_valid.

نگاشت ابرداده برای سازگاری با O-RAN
جدول 13. tx_metadata_i ورودی 128 بیتی

نام سیگنال	پهنای بیتی	جهت	توضیحات	نقشه برداری فراداده
رزرو شده است	16	ورودی	رزرو شده است.	tx_metadata_i[127:112]
tx_u_size	16	ورودی	اندازه بسته U-plane در بایت برای حالت پخش.	tx_metadata_i[111:96]
tx_u_seq_id	16	ورودی	SeqID بسته، که از هدر انتقال eCPRI استخراج می شود.	tx_metadata_i[95:80]
tx_u_pc_id	16	ورودی	PCID برای حمل و نقل eCPRI و RoEflowId برای انتقال رادیویی از طریق اترنت (RoE).	tx_metadata_i[79:64]
رزرو شده است	4	ورودی	رزرو شده است.	tx_metadata_i[63:60]
tx_u_dataDirection	1	ورودی	جهت داده gNB. محدوده مقدار: {0b=Rx (یعنی آپلود)، 1b=Tx (یعنی دانلود)}	tx_metadata_i[59]
tx_u_filterIndex	4	ورودی	یک شاخص برای فیلتر کانال تعریف می کند تا بین داده های IQ و رابط هوا استفاده شود. محدوده مقدار: {0000b-1111b}	tx_metadata_i[58:55]
tx_u_frameId	8	ورودی	یک شمارنده برای فریم‌های 10 میلی‌ثانیه (دوره بسته‌بندی 2.56 ثانیه)، به‌ویژه frameId= شماره فریم مدول 256. محدوده مقدار: {0000 0000b-1111 1111b}	tx_metadata_i[54:47]
tx_u_subframeId	4	ورودی	شمارنده ای برای زیرفریم های 1 میلی ثانیه در فریم 10 میلی ثانیه. محدوده مقدار: {0000b-1111b}	tx_metadata_i[46:43]
tx_u_slotID	6	ورودی	این پارامتر شماره شکاف در یک زیر فریم 1 میلی ثانیه است. تمام اسلات ها در یک زیرفریم با این پارامتر شمارش می شوند. محدوده مقدار: {00 0000b-00 1111b=slotID, 01 0000b-11 1111b=Reserved}	tx_metadata_i[42:37]
tx_u_symbolid	6	ورودی	یک عدد نماد را در یک شکاف شناسایی می کند. محدوده مقدار: {00 0000b-11 1111b}	tx_metadata_i[36:31]
tx_u_sectionId	12	ورودی	SectionID بخش های داده U-plane را به پیام C-plane مربوطه (و Section Type) مرتبط با داده ها ترسیم می کند. محدوده مقدار: {0000 0000 0000b-11111111 1111b}	tx_metadata_i[30:19]
tx_u_rb	1	ورودی	نشانگر بلوک منابع مشخص کنید که آیا هر بلوک منبع استفاده می شود یا هر بلوک منبع دیگری استفاده می شود. محدوده مقدار: {0b=هر بلوک منبع استفاده شده. 1b=هر بلوک منبع دیگر استفاده شده}	tx_metadata_i[18]
tx_u_startPrb	10	ورودی	PRB شروع بخش داده های صفحه کاربر. محدوده مقدار: {00 0000 0000b-11 1111 1111b}	tx_metadata_i[17:8]
tx_u_numPrb	8	ورودی	PRBهایی را تعریف کنید که در آن بخش داده صفحه کاربر معتبر است.	tx_metadata_i[7:0]

			محدوده مقدار: {0000 0001b-1111 1111b، 0000 0000b = همه PRBها در فاصله حامل فرعی مشخص شده (SCS) و پهنای باند حامل }
tx_u_udCompHdr	8	ورودی	روش فشرده سازی و عرض بیت IQ داده های کاربر را در بخش داده تعریف کنید. محدوده مقدار: {0000 0000b-1111 1111b}	N/A (tx_udcomphdr_i)

جدول 14. rx_metadata_valid_i/o

نام سیگنال	پهنای بیتی	جهت	توضیحات	نقشه برداری فراداده
rx_sec_hdr_valid	1	خروجی	وقتی rx_sec_hdr_valid 1 باشد، فیلدهای داده بخش U-plane معتبر هستند. IE های هدر معمولی زمانی معتبر هستند که rx_sec_hdr_valid بیان شده باشد، همزمان با avst_sink_u_startofpacket و avst_sink_u_valid. IEهای بخش مکرر زمانی معتبر هستند که rx_sec_hdr_valid اظهار شده باشد، همزمان با avst_sink_u_valid. هنگام ارائه فیلدهای PRB بخش جدید در avst_sink_u_data، IE های بخش جدیدی را با rx_sec_hdr_valid ارائه کنید.	rx_metadata_valid_o

جدول 15. rx_metadata_o خروجی 128 بیتی

نام سیگنال	پهنای بیتی	جهت	توضیحات	نقشه برداری فراداده
رزرو شده است	32	خروجی	رزرو شده است.	rx_metadata_o[127:96]
rx_u_seq_id	16	خروجی	SeqID بسته، که از هدر انتقال eCPRI استخراج می شود.	rx_metadata_o[95:80]
rx_u_pc_id	16	خروجی	PCID برای حمل و نقل eCPRI و RoEflowId برای حمل و نقل RoE	rx_metadata_o[79:64]
رزرو شده است	4	خروجی	رزرو شده است.	rx_metadata_o[63:60]
rx_u_dataDirection	1	خروجی	جهت داده gNB. محدوده مقدار: {0b=Rx (یعنی آپلود)، 1b=Tx (یعنی دانلود)}	rx_metadata_o[59]
rx_u_filterIndex	4	خروجی	یک شاخص برای فیلتر کانال برای استفاده بین داده های IQ و رابط هوا تعریف می کند. محدوده مقدار: {0000b-1111b}	rx_metadata_o[58:55]
rx_u_frameId	8	خروجی	شمارنده‌ای برای فریم‌های 10 میلی‌ثانیه (دوره بسته‌بندی 2.56 ثانیه)، به‌ویژه frameId= تعداد قاب مدول 256. محدوده مقدار: {0000 0000b-1111 1111b}	rx_metadata_o[54:47]
rx_u_subframeId	4	خروجی	شمارنده ای برای زیر فریم های 1 میلی ثانیه در فریم 10 میلی ثانیه. محدوده مقدار: {0000b-1111b}	rx_metadata_o[46:43]
rx_u_slotID	6	خروجی	شماره شکاف در یک زیر فریم ۱ میلی‌ثانیه. تمام اسلات ها در یک زیرفریم با این پارامتر شمارش می شوند. محدوده مقدار: {1 00b-0000 00b=slotID, 1111 01b-0000b=Reserved}	rx_metadata_o[42:37]
rx_u_symbolid	6	خروجی	یک عدد نماد را در یک شکاف شناسایی می کند. محدوده مقدار: {00 0000b-11 1111b}	rx_metadata_o[36:31]

rx_u_sectionId	12	خروجی	SectionID بخش های داده U-plane را به پیام C-plane مربوطه (و Section Type) مرتبط با داده ها ترسیم می کند. محدوده مقدار: {0000 0000 0000b-1111 1111 1111b}	rx_metadata_o[30:19]
rx_u_rb	1	خروجی	نشانگر بلوک منابع نشان می دهد که آیا هر بلوک منبع استفاده می شود یا هر منبع دیگری استفاده می شود. محدوده مقدار: {0b=هر بلوک منبع استفاده شده. 1b=هر بلوک منبع دیگر استفاده شده}	rx_metadata_o[18]
rx_u_startPrb	10	خروجی	PRB شروع بخش داده های صفحه کاربر. محدوده مقدار: {00 0000 0000b-11 1111 1111b}	rx_metadata_o[17:8]
rx_u_numPrb	8	خروجی	PRB هایی را تعریف می کند که در آن بخش داده های صفحه کاربر معتبر است. محدوده مقدار: {0000 0001b-1111 1111b، 0000 0000b = همه PRBها در SCS و پهنای باند حامل مشخص شده }	rx_metadata_o[7:0]
rx_u_udCompHdr	8	خروجی	روش فشرده سازی و عرض بیت IQ داده های کاربر را در بخش داده تعریف می کند. محدوده مقدار: {0000 0000b-1111 1111b}	N/A (rx_udcomphdr_o)

سیگنال های رابط CSR
جدول 16. سیگنال های رابط CSR

نام سیگنال	عرض بیت	جهت	توضیحات
csr_address	16	ورودی	آدرس ثبت پیکربندی
csr_write	1	ورودی	ثبت تنظیمات پیکربندی را فعال کنید.
csr_writedata	32	ورودی	پیکربندی ثبت اطلاعات نوشتن.
csr_readdata	32	خروجی	پیکربندی ثبت اطلاعات خوانده شده.
csr_read	1	ورودی	ثبت پیکربندی خواندن فعال شود.
csr_readdatavalid	1	خروجی	اطلاعات خوانده شده ثبت پیکربندی معتبر است.
csr_waitrequest	1	خروجی	درخواست انتظار ثبت پیکربندی

ثبت IP فشرده سازی فرانتهاول

عملکرد فشرده سازی fronthaul را از طریق رابط کنترل و وضعیت کنترل و نظارت کنید.
جدول 17. ثبت نقشه

CSR_ADDRESS (وابسته کلمه)	نام ثبت نام
0x0	فشرده سازی_حالت
0x1	tx_error
0x2	rx_error

جدول 18. compression_mode ثبت نام

عرض بیت	توضیحات	دسترسی داشته باشید	مقدار بازنشانی HW
31:9	رزرو شده است	RO	0x0
8:8	حالت عملکردی: • 1'b0 حالت فشرده سازی استاتیک است • 1'b1 حالت فشرده سازی پویا است	RW	0x0
7:0	سربرگ فشرده سازی داده های کاربر استاتیک: • 7:4 udIqWidth است - 4'b0000 16 بیت است - 4'b1111 15 بیت است -: - 4'b0001 1 بیت است • 3:0 udCompMeth است - 4'b0000 بدون فشرده سازی است - 4'b0001 نقطه شناور بلوکی است - 4'b0011 μ-قانون است • بقیه محفوظ هستند	RW	0x0

جدول 19. ثبت خطا tx

عرض بیت	توضیحات	دسترسی داشته باشید	مقدار بازنشانی HW
31:2	رزرو شده است	RO	0x0
1:1	IqWidth نامعتبر است. IP اگر Iqwidth نامعتبر یا پشتیبانی نشده را تشخیص دهد، Iqwidth را روی 0 (Iqwidth 16 بیتی) تنظیم می کند.	RW1C	0x0
0:0	روش فشرده سازی نامعتبر است. IP بسته را رها می کند.	RW1C	0x0

جدول 20. ثبت خطا rx

عرض بیت	توضیحات	دسترسی داشته باشید	مقدار بازنشانی HW
31:8	رزرو شده است	RO	0x0
1:1	IqWidth نامعتبر است. IP بسته را رها می کند.	RW1C	0x0
0:0	روش فشرده سازی نامعتبر است. IP روش فشرده سازی را روی روش فشرده سازی پشتیبانی شده پیش فرض زیر تنظیم می کند: • فقط نقطه شناور بلوک فعال: به طور پیش فرض نقطه شناور بلوکی است. • فقط μ-قانون فعال: پیش‌فرض به قانون μ است. • نقطه شناور بلوکی و μ-قانون فعال شده است: به طور پیش فرض نقطه شناور بلوکی است.	RW1C	0x0

بایگانی راهنمای کاربر IPs FPGA اینتل فشرده سازی Fronthaul

برای آخرین و نسخه های قبلی این سند، به: Fronthaul Compression Intel FPGA IP User Guide مراجعه کنید. اگر IP یا نسخه نرم‌افزاری فهرست نشده باشد، راهنمای کاربر برای IP قبلی یا نسخه نرم‌افزار اعمال می‌شود.

تاریخچه ویرایش سند برای Fronthaul Compression Intel FPGA IP راهنمای کاربر

نسخه سند	اینتل Quartus نسخه پرایم	نسخه IP	تغییرات
2022.08.08	21.4	1.0.1	عرض ابرداده 0 تا 0 تصحیح شد (درگاه‌های فراداده را غیرفعال کنید).
2022.03.22	21.4	1.0.1	• توضیحات سیگنال تعویض شده: - tx_avst_sink_data و tx_avst_source_data - rx_avst_sink_data و rx_avst_source_data • اضافه درجه های سرعت پشتیبانی شده دستگاه جدول • اضافه عملکرد و استفاده از منابع
2021.12.07	21.3	1.0.0	کد سفارش به روز شد
2021.11.23	21.3	1.0.0	انتشار اولیه

شرکت اینتل تمامی حقوق محفوظ است. اینتل، آرم اینتل و سایر علائم اینتل علائم تجاری شرکت اینتل یا شرکت های تابعه آن هستند. اینتل عملکرد FPGA و محصولات نیمه هادی خود را با مشخصات فعلی مطابق با ضمانت استاندارد اینتل تضمین می کند، اما این حق را برای خود محفوظ می دارد که در هر زمان بدون اطلاع قبلی، در هر محصول و خدماتی تغییراتی ایجاد کند. اینتل هیچ مسئولیت یا مسئولیتی را که ناشی از کاربرد یا استفاده از هر گونه اطلاعات، محصول یا خدماتی است که در اینجا توضیح داده شده است، بر عهده نمی گیرد، مگر اینکه صراحتاً به صورت کتبی توسط اینتل موافقت شده باشد. به مشتریان اینتل توصیه می شود قبل از تکیه بر اطلاعات منتشر شده و قبل از سفارش محصولات یا خدمات، آخرین نسخه مشخصات دستگاه را دریافت کنند. *اسامی و برندهای دیگر ممکن است به عنوان دارایی دیگران ادعا شود.

نسخه آنلاین
ارسال بازخورد
شناسه: 709301
UG-20346
نسخه: 2022.08.08
ISO 9001:2015 ثبت شده است

اسناد / منابع

	IP فشرده سازی FPGA اینتل Fronthaul [pdfراهنمای کاربر IP فشرده سازی فرانت هاول FPGA، Fronthaul، IP فشرده سازی FPGA، IP FPGA
	IP فشرده سازی FPGA اینتل Fronthaul [pdfراهنمای کاربر UG-20346، 709301، IP فشرده سازی FPGA Fronthaul، IP FPGA Fronthaul، IP فشرده سازی FPGA، IP FPGA

مراجع

• راهنمای کاربر