Compressão Fronthaul FPGA IP
Guia do usuário

Compressão Fronthaul FPGA IP

Fronthaul Compression Intel® FPGA IP Guia do usuário
Atualizado para Intel® Quartus® Prime
Conjunto de design: IP 21.4
Versão: 1.0.1

Sobre o Fronthaul Compression Intel® FPGA IP

O Fronthaul Compression IP consiste em compressão e descompressão para dados de QI do plano U. O mecanismo de compactação calcula a lei µ ou compactação de ponto flutuante de bloco com base no cabeçalho de compactação de dados do usuário (udCompHdr). Este IP usa uma interface de streaming Avalon para dados IQ, sinais de conduíte e para metadados e sinais de banda lateral, e interface mapeada em memória Avalon para registros de controle e status (CSRs).
O IP mapeia IQs compactados e o parâmetro de compactação de dados do usuário (udCompParam) de acordo com o formato de quadro de carga útil da seção especificado na especificação O-RAN O-RAN Fronthaul Control, User and Synchronization Plane Version 3.0 April 2020 (O-RAN-WG4.CUS .0-v03.00). O coletor de streaming Avalon e a largura de dados da interface de origem são 128 bits para a interface do aplicativo e 64 bits para a interface de transporte para suportar a taxa máxima de compactação de 2:1.
Informações relacionadas
O-RAN website
1.1. Fronthaul Compression Intel® FPGA IP Recursos

• -law e bloco de compressão e descompressão de ponto flutuante
• Largura do QI de 8 bits a 16 bits
• Configuração estática e dinâmica do formato U-plane IQ e cabeçalho de compressão
• Pacote multiseções (se compatível com O-RAN estiver ativado)

1.2. Suporte à família de dispositivos IP Intel® FPGA de compressão Fronthaul
A Intel oferece os seguintes níveis de suporte de dispositivo para Intel FPGA IP:

• Suporte avançado – o IP está disponível para simulação e compilação para esta família de dispositivos. programação FPGA file O suporte (.pof) não está disponível para o software Quartus Prime Pro Stratix 10 Edition Beta e, como tal, o fechamento de tempo de IP não pode ser garantido. Os modelos de tempo incluem estimativas iniciais de engenharia de atrasos com base nas informações iniciais de pós-layout. Os modelos de temporização estão sujeitos a alterações à medida que o teste de silício melhora a correlação entre o silício real e os modelos de temporização. Você pode usar esse núcleo IP para estudos de arquitetura de sistema e utilização de recursos, simulação, pinagem, avaliações de latência do sistema, avaliações básicas de tempo (orçamento de pipeline) e estratégia de transferência de E/S (largura do caminho de dados, profundidade de intermitência, compensações de padrões de E/S ).
• Suporte preliminar – a Intel verifica o núcleo IP com modelos de tempo preliminares para esta família de dispositivos. O núcleo IP atende a todos os requisitos funcionais, mas ainda pode estar passando por análise de tempo para a família de dispositivos. Você pode usá-lo em projetos de produção com cautela.
• Suporte final – a Intel verifica o IP com modelos de sincronização finais para esta família de dispositivos. O IP atende a todos os requisitos funcionais e de tempo para a família de dispositivos. Você pode usá-lo em projetos de produção.

Tabela 1. Suporte à família de dispositivos IP de compressão Fronthaul

Família de dispositivos	Apoiar
Intel® Agilex™ (E-tile)	Preliminares
Intel Agilex (f-tile)	Avançar
Intel Arria® 10	Final
Intel Stratix® 10 (somente dispositivos H- e E-tile)	Final
Outras famílias de dispositivos	Sem suporte

Tabela 2. Graus de velocidade suportados pelo dispositivo

Família de dispositivos	Grau de velocidade de tecido FPGA
Intel Agile	3
Intel Arria 10	2
Intel Stratix 10	2

1.3. Informações de lançamento para o Fronthaul Compression Intel FPGA IP
As versões Intel FPGA IP correspondem às versões de software Intel Quartus® Prime Design Suite até v19.1. A partir do software Intel Quartus Prime Design Suite versão 19.2, o Intel FPGA IP tem um novo esquema de versão.
O número da versão Intel FPGA IP (XYZ) pode mudar com cada versão do software Intel Quartus Prime. Uma mudança em:

• X indica uma revisão importante do IP. Se você atualizar o software Intel Quartus Prime, deverá regenerar o IP.
• Y indica que o IP inclui novos recursos. Regenere seu IP para incluir esses novos recursos.
• Z indica que o IP inclui pequenas alterações. Regenere seu IP para incluir essas alterações.

Tabela 3. Informações de Liberação de IP de Compressão Fronthaul

Item	Descrição
Versão	1.0.1
Data de lançamento	Fevereiro de 2022
Codigi ordenado	IP-FH-COMP

1.4. Desempenho de Compressão Fronthaul e Uso de Recursos
Os recursos do IP direcionados a um dispositivo Intel Agilex, dispositivo Intel Arria 10 e dispositivo Intel Stratix 10
Tabela 4. Desempenho de Compressão Fronthaul e Uso de Recursos
Todas as entradas são para IP de direção de dados de compressão e descompressão

Dispositivo	IP	Esmolas	registradores lógicos		M20K
			Primário	Secundário
Intel Agile	Bloco de ponto flutuante	14,969	25,689	6,093	0
	lei µ	22,704	39,078	7,896	0
	Bloco de ponto flutuante e lei µ	23,739	41,447	8,722	0
	Ponto flutuante de bloco, lei µ e largura de QI estendida	23,928	41,438	8,633	0
Intel Arria 10	Bloco de ponto flutuante	12,403	16,156	5,228	0
	lei µ	18,606	23,617	5,886	0
	Bloco de ponto flutuante e lei µ	19,538	24,650	6,140	0
	Ponto flutuante de bloco, lei µ e largura de QI estendida	19,675	24,668	6,141	0
Intel Stratix 10	Bloco de ponto flutuante	16,852	30,548	7,265	0
	lei µ	24,528	44,325	8,080	0
	Bloco de ponto flutuante e lei µ	25,690	47,357	8,858	0
	Ponto flutuante de bloco, lei µ e largura de QI estendida	25,897	47,289	8,559	0

Introdução ao Fronthaul Compression Intel FPGA IP

Descreve a instalação, parametrização, simulação e inicialização do Fronthaul Compression IP.
2.1. Obtendo, Instalando e Licenciando o Fronthaul Compression IP
O Fronthaul Compression IP é um IP Intel FPGA estendido que não está incluído na versão Intel Quartus Prime.

1. Crie uma conta My Intel se você não tiver uma.
2. Faça login para acessar o Centro de licenciamento de autoatendimento (SSLC).
3. Adquira o IP de compressão Fronthaul.
4. Na página SSLC, clique em Executar para o IP. O SSLC fornece uma caixa de diálogo de instalação para orientar a instalação do IP.
5. Instale no mesmo local da pasta Intel Quartus Prime.

Tabela 5. Locais de instalação de compressão Fronthaul

Localização	Programas	Plataforma
:\intelFPGA_pro\\quartus\ip \altera_cloud	Edição Intel Quartus Prime Pro	Janelas*
:/intelFPGA_pro//quartus/ip/altera_cloud	Edição Intel Quartus Prime Pro	Linux *

Figura 1. Estrutura do diretório de instalação do Fronthaul Compression IP Diretório de instalação do Intel Quartus Prime

O Fronthaul Compression Intel FPGA IP agora aparece no Catálogo IP.
Informações relacionadas

• FPGA Intel website
  
• Centro de licenciamento de autoatendimento (SSLC)

2.2. Parametrização do Fronthaul Compression IP
Configure rapidamente sua variação de IP personalizada no Editor de parâmetros de IP.

1. Crie um projeto Intel Quartus Prime Pro Edition no qual integrar seu núcleo IP.
   uma. No Intel Quartus Prime Pro Edition, clique em File New Project Wizard para criar um novo projeto Intel Quartus Prime, ou File Open Project para abrir um projeto Quartus Prime existente. O assistente solicita que você especifique um dispositivo.
   b. Especifique a família de dispositivos que atende aos requisitos de grau de velocidade para o IP.
   c. Clique em Concluir.
2. No Catálogo IP, selecione Fronthaul Compression Intel FPGA IP. A janela Nova variação de IP é exibida.
3. Especifique um nome de nível superior para sua nova variação de IP personalizado. O editor de parâmetros salva as configurações de variação de IP em um file nomeado .ip.
4. Clique OK. O editor de parâmetros é exibido.
   Figura 2. Editor de Parâmetro IP de Compressão Fronthaul
5. Especifique os parâmetros para sua variação de IP. Consulte Parâmetros para obter informações sobre parâmetros IP específicos.
6. Clique no Projeto Exampaba le e especifique os parâmetros para o seu projeto exampeu.
   Figura 3. Projeto Exampo Editor de Parâmetros
7. Clique em Gerar HDL. A caixa de diálogo Geração é exibida.
8. Especifique a saída file opções de geração e clique em Gerar. A variação de IP files gerar de acordo com suas especificações.
9. Clique em Concluir. O editor de parâmetros adiciona o .ip de nível superior file ao projeto atual automaticamente. Se você for solicitado a adicionar manualmente o .ip file ao projeto, clique em Projeto Adicionar/Remover Files no Projeto para adicionar o file.
10. Depois de gerar e instanciar sua variação de IP, faça as atribuições de pinos apropriadas para conectar as portas e defina quaisquer parâmetros RTL apropriados por instância.

2.2.1. Parâmetros IP de Compressão Fronthaul
Tabela 6. Parâmetros IP de Compressão Fronthaul

Nome	Valores Válidos	Descrição
Direção de dados	TX e RX, apenas TX, apenas RX	Selecione TX para compressão; RX para descompressão.
Método de compressão	BFP, mu-Law ou BFP e mu-Law	Selecione ponto flutuante de bloco, lei µ ou ambos.

Largura dos metadados	0 (desativar portas de metadados), 32, 64, 96, 128 (bit)	Especifique a largura de bits do barramento de metadados (dados não compactados).
Ativar largura de QI estendida	Ligado ou desligado	Ative para IqWidth compatível de 8 a 16 bits. Desligue para IqWidth suportado de 9, 12, 14 e 16 bits.
Compatível com O-RAN	Ligado ou desligado	Ative para seguir o mapeamento de IP ORAN para a porta de metadados e afirmar o sinal válido de metadados para cada cabeçalho de seção. O IP suporta apenas metadados de largura de 128 bits. O IP suporta uma única seção e várias seções por pacote. Os metadados são válidos em cada seção com asserção válida de metadados. Desligue para que o IP use metadados como sinais de conduíte de passagem sem necessidade de mapeamento (por exemplo: numPrb do plano U é assumido como 0). O IP suporta larguras de metadados de 0 (desativar portas de metadados), 32, 64, 96, 128 bits. O IP suporta uma única seção por pacote. Os metadados são válidos apenas uma vez na declaração de metadados válidos para cada pacote.

2.3. IP gerado File Estrutura
O software Intel Quartus Prime Pro Edition gera a seguinte saída de núcleo IP file estrutura.
Tabela 7. IP gerado Files

File Nome	Descrição
<Seu ip>.ip	O sistema Platform Designer ou variação IP de nível superior file.Seu ip> é o nome que você dá à sua variação de IP.
<Seu ip>.cmp	A Declaração do Componente VHDL (.cmp) file é um texto file que contém definições genéricas locais e de porta que você pode usar no projeto VHDL files.
<Seu ip>.html	Um relatório que contém informações de conexão, um mapa de memória mostrando o endereço de cada escravo em relação a cada mestre ao qual está conectado e atribuições de parâmetros.
<Seu ip>_geração.rpt	Log de geração de IP ou Platform Designer file. Um resumo das mensagens durante a geração de IP.
<Seu ip>.qgsimc	Lista os parâmetros de simulação para dar suporte à regeneração incremental.
<Seu ip>.qgsynthc	Lista os parâmetros de síntese para dar suporte à regeneração incremental.
<Seu ip>.qip	Contém todas as informações necessárias sobre o componente IP para integrar e compilar o componente IP no software Intel Quartus Prime.
<Seu ip>.sopcinfo	Descreve as conexões e as parametrizações do componente IP em seu sistema Platform Designer. Você pode analisar seu conteúdo para obter requisitos ao desenvolver drivers de software para componentes IP. As ferramentas downstream, como a cadeia de ferramentas Nios® II, usam isso file. O .sopcinfo file e o sistema.h file gerados para a cadeia de ferramentas Nios II incluem informações de mapa de endereço para cada escravo relativo a cada mestre que acessa o escravo. Mestres diferentes podem ter um mapa de endereço diferente para acessar um componente escravo específico.
<Seu ip>.csv	Contém informações sobre o status de atualização do componente IP.
<Seu ip>.bsf	Um símbolo de bloco File (.bsf) representação da variação de IP para uso no diagrama de blocos do Intel Quartus Prime Files (.bdf).
<Seu ip>.spd	Entrada obrigatória file para ip-make-simscript para gerar scripts de simulação para simuladores suportados. O .spd file contém uma lista de files gerados para simulação, juntamente com informações sobre memórias que você pode inicializar.

<Seu ip>.ppf	O planejador de pinos File (.ppf) armazena as atribuições de porta e nó para componentes IP criados para uso com o Pin Planner.
<Seu ip>_bb.v	Você pode usar a caixa preta Verilog (_bb.v) file como uma declaração de módulo vazia para uso como caixa preta.
<Seu ip>_inst.v ou _inst.vhd	HDL exampmodelo de instanciação. Você pode copiar e colar o conteúdo deste file em seu HDL file para instanciar a variação de IP.
<Seu ip>.v ouSeu ip>.vhd	HDL files que instanciam cada submódulo ou núcleo de IP filho para síntese ou simulação.
mentor/	Contém um script ModelSim* msim_setup.tcl para configurar e executar uma simulação.
sinopse/vcs/ sinopse/vcsmx/	Contém um shell script vcs_setup.sh para configurar e executar uma simulação VCS*. Contém um shell script vcsmx_setup.sh e synopsys_ sim.setup file para configurar e executar uma simulação VCS MX*.
cadência/	Contém um script de shell ncsim_setup.sh e outras configurações files para configurar e executar uma simulação NCSIM*.
aldec/	Contém um shell script rivierapro_setup.sh para configurar e executar uma simulação Aldec*.
xcélio/	Contém um shell script xcelium_setup.sh e outras configurações files para configurar e executar uma simulação Xcelium*.
submódulos/	Contém HDL files para os submódulos de núcleo IP.
<núcleos IP filhos>/	Para cada diretório central de IP filho gerado, o Platform Designer gera subdiretórios synth/ e sim/.

Descrição Funcional do Fronthaul Compression IP

Figura 4. O Fronthaul Compression IP compreende compressão e descompressão. Diagrama de bloco IP de compressão Fronthaul

Compressão e Descompressão
Um bloco de deslocamento de bits baseado em bloco de pré-processamento gera os deslocamentos de bits ideais para um bloco de recursos de 12 elementos de recursos (REs). O bloco reduz o ruído de quantização, especialmente para baixoampsolidãoamples. Portanto, reduz a magnitude do vetor de erro (EVM) que a compactação introduz. O algoritmo de compressão é quase independente do valor de potência. Assumindo a entrada complexa samples é x = x1 + jxQ, o valor absoluto máximo dos componentes reais e imaginários para o bloco de recursos é:
Tendo o valor absoluto máximo para o bloco de recursos, a seguinte equação determina o valor de deslocamento à esquerda atribuído a esse bloco de recursos:Onde bitWidth é a largura do bit de entrada.
O IP suporta taxas de compressão de 8, 9, 10, 11, 12, 13, 14, 15, 16.
Compressão e descompressão Mu-Law
O algoritmo usa a técnica de companding Mu-law, que a compressão de fala usa amplamente. Essa técnica passa o sinal de entrada não compactado, x, por meio de um compressor com função, f(x), antes do arredondamento e do truncamento de bits. A técnica envia dados compactados, y, pela interface. Os dados recebidos passam por uma função de expansão (que é o inverso do compressor, F-1(y). A técnica reproduz os dados não compactados com erro mínimo de quantização.
Equação 1. Funções do compressor e do descompressor
O algoritmo de compressão Mu-law IQ segue a especificação O-RAN.
Informações relacionadas
O-RAN website
3.1. Sinais IP de Compressão Fronthaul
Conecte e controle o IP.
Relógio e sinais de interface de reinicialização =
Tabela 8. Sinais da interface de redefinição e relógio

Nome do sinal	Largura de bits	Direção	Descrição
tx_clk	1	Entrada	Relógio do transmissor. A frequência do clock é de 390.625 MHz para 25 Gbps e 156.25 MHz para 10 Gbps. Todos os sinais da interface do transmissor são sincronizados com este relógio.
rx_clk	1	Entrada	Relógio do receptor. A frequência do clock é de 390.625 MHz para 25 Gbps e 156.25 MHz para 10 Gbps. Todos os sinais da interface do receptor são sincronizados com este relógio.
csr_clk	1	Entrada	Relógio para interface CSR. A frequência do relógio é de 100 MHz.

tx_rst_n	1	Entrada	Reinicialização baixa ativa para interface do transmissor síncrona com tx_clk.
rx_rst_n	1	Entrada	Reinicialização baixa ativa para interface do receptor síncrona com rx_clk.
csr_rst_n	1	Entrada	Reinicialização baixa ativa para interface CSR síncrona com csr_clk.

Transmitir Sinais de Interface de Transporte
Tabela 9. Sinais da interface de transporte de transmissão
Todos os tipos de sinal são inteiros sem sinal.

Nome do sinal	Largura de bits	Direção	Descrição
tx_avst_source_valid	1	Saída	Quando declarado, indica que dados válidos estão disponíveis em avst_source_data.
tx_avst_source_data	64	Saída	Campos PRB incluindo udCompParam, iSample e qSample. Os campos PRB da próxima seção são concatenados ao campo PRB da seção anterior.
tx_avst_source_startofpacket	1	Saída	Indica o primeiro byte de um quadro.
tx_avst_source_endofpacket	1	Saída	Indica o último byte de um quadro.
tx_avst_source_ready	1	Entrada	Quando ativado, indica que a camada de transporte está pronta para aceitar dados. readyLatency = 0 para esta interface.
tx_avst_source_empty	3	Saída	Especifica o número de bytes vazios em avst_source_data quando avst_source_endofpacket é ativado.
tx_udcomphdr_o	8	Saída	Campo de cabeçalho de compactação de dados do usuário. Sincronizado com tx_avst_source_valid. Define o método de compressão e largura de bit IQ para os dados do usuário em uma seção de dados. • [7:4] : udIqWidth • 16 para udIqWidth=0, caso contrário é igual a udIqWidth e,g,: — 0000b significa que I e Q têm, cada um, 16 bits de largura; — 0001b significa que I e Q têm, cada um, 1 bit de largura; — 1111b significa que I e Q têm, cada um, 15 bits de largura • [3:0]: udCompMeth — 0000b – sem compressão — 0001b – ponto flutuante de bloco — 0011b – lei µ — outros – reservados para métodos futuros.
tx_metadata_o	METADATA_WIDTH	Saída	Os sinais do conduíte passam e não são comprimidos. Sincronizado com tx_avst_source_valid. Largura de bits configurável METADATA_WIDTH. Quando você liga Compatível com O-RAN, consulte Tabela 13 na página 17. Ao desligar Compatível com O-RAN, este sinal só é válido quando tx_avst_source_startofpacket for 1. tx_metadata_o não possui sinal válido e usa tx_avst_source_valid para indicar ciclo válido. Não disponível quando você seleciona 0 Desativar portas de metadados para Largura dos metadados.

Receber sinais de interface de transporte
Tabela 10. Receber sinais da interface de transporte
Sem contrapressão nesta interface. O sinal vazio de transmissão do Avalon não é necessário nesta interface porque é sempre zero.

Nome do sinal	Largura de bits	Direção	Descrição
rx_avst_sink_valid	1	Entrada	Quando declarado, indica que dados válidos estão disponíveis em avst_sink_data. Nenhum sinal avst_sink_ready nesta interface.
rx_avst_sink_data	64	Entrada	Campos PRB incluindo udCompParam, iSample e qSample. Os campos PRB da próxima seção são concatenados ao campo PRB da seção anterior.
rx_avst_sink_startofpacket	1	Entrada	Indica o primeiro byte de um quadro.
rx_avst_sink_endofpacket	1	Entrada	Indica o último byte de um quadro.
rx_avst_sink_error	1	Entrada	Quando declarado no mesmo ciclo que avst_sink_endofpacket, indica que o pacote atual é um pacote com erro
rx_udcomphdr_i	8	Entrada	Campo de cabeçalho de compactação de dados do usuário. Síncrono com rx_metadata_valid_i. Define o método de compactação e a largura de bit IQ para os dados do usuário em uma seção de dados. • [7:4] : udIqWidth • 16 para udIqWidth=0, caso contrário é igual a udIqWidth. por exemplo — 0000b significa que I e Q têm, cada um, 16 bits de largura; — 0001b significa que I e Q têm, cada um, 1 bit de largura; — 1111b significa que I e Q têm, cada um, 15 bits de largura • [3:0]: udCompMeth — 0000b – sem compressão — 0001b – ponto flutuante do bloco — 0011b – lei µ — outros – reservados para métodos futuros.
rx_metadata_i	METADATA_WIDTH	Entrada	Passagem de sinais de conduíte não compactados. Os sinais rx_metadata_i são válidos quando rx_metadata_valid_i é ativado, síncrono com rx_avst_sink_valid. Largura de bits configurável METADATA_WIDTH. Quando você liga Compatível com O-RAN, consulte Mesa 15 na página 18. Quando você desliga Compatível com O-RAN, este sinal rx_metadata_i só é válido quando rx_metadata_valid_i e rx_avst_sink_startofpacket são iguais a 1. Não disponível quando você seleciona 0 Desativar portas de metadados para Largura dos metadados.
rx_metadata_valid_i	1	Entrada	Indica que os cabeçalhos (rx_udcomphdr_i e rx_metadata_i) são válidos. Síncrono com rx_avst_sink_valid. Sinal obrigatório. Para compatibilidade com versões anteriores de O-RAN, declare rx_metadata_valid_i se o IP tiver IEs de cabeçalho comuns válidos e IEs de seção repetida. Ao fornecer novos campos de blocos de recursos físicos (PRB) de seção em rx_avst_sink_data, forneça novos IEs de seção na entrada rx_metadata_i junto com rx_metadata_valid_i.

Transmitir sinais da interface do aplicativo
Tabela 11. Transmitir sinais da interface do aplicativo

Nome do sinal	Largura de bits	Direção	Descrição
tx_avst_sink_valid	1	Entrada	Quando ativado, indica que campos PRB válidos estão disponíveis nesta interface. Ao operar no modo streaming, certifique-se de que não haja desasserção de sinal válido entre o início e o fim do pacote. A única exceção é quando o sinal pronto foi desativado.
tx_avst_sink_data	128	Entrada	Dados da camada de aplicação em ordem de byte de rede.
tx_avst_sink_startofpacket	1	Entrada	Indica o primeiro byte PRB de um pacote
tx_avst_sink_endofpacket	1	Entrada	Indica o último byte PRB de um pacote
tx_avst_sink_ready	1	Saída	Quando ativado, indica que o O-RAN IP está pronto para aceitar dados da interface do aplicativo. readyLatency = 0 para esta interface
tx_udcomphdr_i	8	Entrada	Campo de cabeçalho de compactação de dados do usuário. Sincronizado com tx_avst_sink_valid. Define o método de compactação e a largura de bit IQ para os dados do usuário em uma seção de dados. • [7:4] : udIqWidth • 16 para udIqWidth=0, caso contrário é igual a udIqWidth. por exemplo — 0000b significa que I e Q têm, cada um, 16 bits de largura; — 0001b significa que I e Q têm, cada um, 1 bit de largura; — 1111b significa que I e Q têm, cada um, 15 bits de largura • [3:0]: udCompMeth — 0000b – sem compressão — 0001b – ponto flutuante de bloco — 0011b – lei µ — outros – reservados para métodos futuros.
tx_metadata_i	METADATA_WIDTH	Entrada	Os sinais do conduíte passam e não são comprimidos. Sincronizado com tx_avst_sink_valid. Largura de bits configurável METADATA_WIDTH. Quando você liga Compatível com O-RAN, consulte Mesa 13 na página 17. Quando você desliga Compatível com O-RAN, este sinal só é válido quando tx_avst_sink_startofpacket for igual a 1. tx_metadata_i não tem sinal válido e usa tx_avst_sink_valid para indicar um ciclo válido. Não disponível quando você seleciona 0 Desativar portas de metadados para Largura dos metadados.

Receber sinais da interface do aplicativo
Tabela 12. Receber sinais da interface do aplicativo

Nome do sinal	Largura de bits	Direção	Descrição
rx_avst_source_valid	1	Saída	Quando ativado, indica que campos PRB válidos estão disponíveis nesta interface. Nenhum sinal avst_source_ready nesta interface.
rx_avst_source_data	128	Saída	Dados para a camada de aplicação em ordem de byte de rede.
rx_avst_source_startofpacket	1	Saída	Indica o primeiro byte PRB de um pacote
rx_avst_source_endofpacket	1	Saída	Indica o último byte PRB de um pacote
rx_avst_source_error	1	Saída	Indica que os pacotes contêm erro
rx_udcomphdr_o	8	Saída	Campo de cabeçalho de compactação de dados do usuário. Síncrono com rx_avst_source_valid. Define o método de compactação e a largura de bit IQ para os dados do usuário em uma seção de dados. • [7:4] : udIqWidth • 16 para udIqWidth=0, caso contrário é igual a udIqWidth. por exemplo — 0000b significa que I e Q têm, cada um, 16 bits de largura; — 0001b significa que I e Q têm, cada um, 1 bit de largura; — 1111b significa que I e Q têm, cada um, 15 bits de largura • [3:0]: udCompMeth — 0000b – sem compressão — 0001b – bloco de ponto flutuante (BFP) — 0011b – lei µ — outros – reservados para métodos futuros.
rx_metadata_o	METADATA_WIDTH	Saída	Passagem de sinais de conduíte não compactados. Os sinais rx_metadata_o são válidos quando rx_metadata_valid_o é ativado, síncrono com rx_avst_source_valid. Largura de bits configurável METADATA_WIDTH. Quando você liga Compatível com O-RAN, consulte Tabela 14 na página 18. Quando você desliga Compatível com O-RAN, rx_metadata_o só é válido quando rx_metadata_valid_o é igual a 1. Não disponível quando você seleciona 0 Desativar portas de metadados para Largura dos metadados.
rx_metadata_valid_o	1	Saída	Indica que os cabeçalhos (rx_udcomphdr_o e rx_metadata_o) são válidos. rx_metadata_valid_o é declarado quando rx_metadata_o é válido, síncrono com rx_avst_source_valid.

Mapeamento de metadados para compatibilidade com versões anteriores de O-RAN
Tabela 13. tx_metadata_i Entrada de 128 bits

Nome do sinal	Largura de bits	Direção	Descrição	Mapeamento de Metadados
Reservado	16	Entrada	Reservado.	tx_metadata_i[127:112]
tx_u_size	16	Entrada	Tamanho do pacote U-plane em bytes para o modo de streaming.	tx_metadata_i[111:96]
tx_u_seq_id	16	Entrada	SeqID do pacote, que é extraído do cabeçalho de transporte eCPRI.	tx_metadata_i[95:80]
tx_u_pc_id	16	Entrada	PCID para transporte eCPRI e RoEflowId para transporte de rádio sobre ethernet (RoE).	tx_metadata_i[79:64]
Reservado	4	Entrada	Reservado.	tx_metadata_i[63:60]
tx_u_dataDirection	1	Entrada	direção de dados gNB. Intervalo de valores: {0b=Rx (ou seja, upload), 1b=Tx (ou seja, download)}	tx_metadata_i[59]
tx_u_filterIndex	4	Entrada	Define um índice para o filtro de canal a ser usado entre os dados de QI e a interface aérea. Intervalo de valores: {0000b-1111b}	tx_metadata_i[58:55]
tx_u_frameId	8	Entrada	Um contador para quadros de 10 ms (período de empacotamento de 2.56 segundos), especificamente frameId = número do quadro módulo 256. Intervalo de valores: {0000 0000b-1111 1111b}	tx_metadata_i[54:47]
tx_u_subframeId	4	Entrada	Um contador para subquadros de 1 ms dentro do quadro de 10 ms. Intervalo de valores: {0000b-1111b}	tx_metadata_i[46:43]
tx_u_slotID	6	Entrada	Este parâmetro é o número do slot dentro de um subquadro de 1 ms. Todos os slots em um subframe são contados por este parâmetro. Intervalo de valores: {00 0000b-00 1111b=slotID, 01 0000b-11 1111b=Reservado}	tx_metadata_i[42:37]
tx_u_symbolid	6	Entrada	Identifica um número de símbolo dentro de um slot. Intervalo de valores: {00 0000b-11 1111b}	tx_metadata_i[36:31]
tx_u_sectionId	12	Entrada	O sectionID mapeia as seções de dados do plano U para a mensagem do plano C correspondente (e tipo de seção) associada aos dados. Intervalo de valores: {0000 0000 0000b-11111111 1111b}	tx_metadata_i[30:19]
tx_u_rb	1	Entrada	Indicador de bloco de recursos. Indique se todos os blocos de recursos são usados ​​ou todos os outros blocos de recursos são usados. Intervalo de valores: {0b=cada bloco de recurso usado; 1b=todos os outros blocos de recursos usados}	tx_metadata_i[18]
tx_u_startPrb	10	Entrada	O PRB inicial de uma seção de dados do plano do usuário. Intervalo de valores: {00 0000 0000b-11 1111 1111b}	tx_metadata_i[17:8]
tx_u_numPrb	8	Entrada	Defina os PRBs onde a seção de dados do plano do usuário é válida.	tx_metadata_i[7:0]

			Intervalo de valores: {0000 0001b-1111 1111b, 0000 0000b = todos os PRBs no espaçamento de subportadora especificado (SCS) e largura de banda da portadora }
tx_u_udCompHdr	8	Entrada	Defina o método de compactação e a largura de bit IQ dos dados do usuário em uma seção de dados. Intervalo de valores: {0000 0000b-1111 1111b}	N/D (tx_udcomphdr_i)

Tabela 14. rx_metadata_valid_i/o

Nome do sinal	Largura de bits	Direção	Descrição	Mapeamento de Metadados
rx_sec_hdr_valid	1	Saída	Quando rx_sec_hdr_valid é 1, os campos de dados da seção do plano U são válidos. IEs de cabeçalho comum são válidos quando rx_sec_hdr_valid é declarado, síncrono com avst_sink_u_startofpacket e avst_sink_u_valid. IEs de seção repetida são válidos quando rx_sec_hdr_valid é declarado, síncrono com avst_sink_u_valid. Ao fornecer novos campos PRB de seção em avst_sink_u_data, forneça novos IEs de seção com rx_sec_hdr_valid declarado.	rx_metadata_valid_o

Tabela 15. rx_metadata_o Saída de 128 bits

Nome do sinal	Largura de bits	Direção	Descrição	Mapeamento de Metadados
Reservado	32	Saída	Reservado.	rx_metadata_o[127:96]
rx_u_seq_id	16	Saída	SeqID do pacote, que é extraído do cabeçalho de transporte eCPRI.	rx_metadata_o[95:80]
rx_u_pc_id	16	Saída	PCID para transporte eCPRI e RoEflowId para transporte RoE	rx_metadata_o[79:64]
reservado	4	Saída	Reservado.	rx_metadata_o[63:60]
rx_u_dataDirection	1	Saída	direção de dados gNB. Intervalo de valores: {0b=Rx (ou seja, upload), 1b=Tx (ou seja, download)}	rx_metadata_o[59]
rx_u_filterIndex	4	Saída	Define um índice para o filtro de canal a ser usado entre os dados de QI e a interface aérea. Intervalo de valores: {0000b-1111b}	rx_metadata_o[58:55]
rx_u_frameId	8	Saída	Um contador para quadros de 10 ms (período de empacotamento de 2.56 segundos), especificamente frameId= número do quadro módulo 256. Intervalo de valores: {0000 0000b-1111 1111b}	rx_metadata_o[54:47]
rx_u_subframeId	4	Saída	Um contador para subquadros de 1 ms dentro do quadro de 10 ms. Intervalo de valores: {0000b-1111b}	rx_metadata_o[46:43]
rx_u_slotID	6	Saída	O número do slot dentro de um subquadro de 1 ms. Todos os slots em um subframe são contados por este parâmetro. Intervalo de valores: {00 0000b-00 1111b=slotID, 01 0000b-111111b=Reservado}	rx_metadata_o[42:37]
rx_u_symbolid	6	Saída	Identifica um número de símbolo dentro de um slot. Intervalo de valores: {00 0000b-11 1111b}	rx_metadata_o[36:31]

rx_u_sectionId	12	Saída	O sectionID mapeia as seções de dados do plano U para a mensagem do plano C correspondente (e tipo de seção) associada aos dados. Intervalo de valores: {0000 0000 0000b-1111 1111 1111b}	rx_metadata_o[30:19]
rx_u_rb	1	Saída	Indicador de bloco de recursos. Indica se todos os blocos de recursos são usados ​​ou todos os outros recursos são usados. Intervalo de valores: {0b=cada bloco de recurso usado; 1b=todos os outros blocos de recursos usados}	rx_metadata_o[18]
rx_u_startPrb	10	Saída	O PRB inicial de uma seção de dados do plano do usuário. Intervalo de valores: {00 0000 0000b-11 1111 1111b}	rx_metadata_o[17:8]
rx_u_numPrb	8	Saída	Define os PRBs onde a seção de dados do plano do usuário é válida. Intervalo de valores: {0000 0001b-1111 1111b, 0000 0000b = todos os PRBs no SCS especificado e na largura de banda da operadora}	rx_metadata_o[7:0]
rx_u_udCompHdr	8	Saída	Define o método de compactação e a largura de bit IQ dos dados do usuário em uma seção de dados. Intervalo de valores: {0000 0000b-1111 1111b}	N/D (rx_udcomphdr_o)

Sinais de Interface CSR
Tabela 16. Sinais da Interface CSR

Nome do sinal	Largura de bit	Direção	Descrição
endereço_csr	16	Entrada	Endereço do registro de configuração.
csr_write	1	Entrada	Ativação de gravação do registro de configuração.
csr_writedata	32	Entrada	Dados de gravação do registro de configuração.
csr_readdata	32	Saída	Dados de leitura do registro de configuração.
csr_read	1	Entrada	Habilitação de leitura do registro de configuração.
csr_readdatavalid	1	Saída	Dados de leitura do registro de configuração válidos.
csr_waitrequest	1	Saída	Solicitação de espera de registro de configuração.

Registros de IP de Compressão Fronthaul

Controle e monitore a funcionalidade de compressão fronthaul por meio da interface de controle e status.
Tabela 17. Mapa de Registros

CSR_ADDRESS (Deslocamento de palavras)	Nome de registro
0x0	modo_compressão
0x1	tx_error
0x2	rx_error

Tabela 18. Registro de compressão_modo

Largura de bit	Descrição	Acesso	Valor de redefinição de HW
31:9	Reservado	RO	0x0
8:8	Modo funcional: • 1'b0 é o modo de compressão estática • 1'b1 é o modo de compressão dinâmica	RW	0x0
7:0	Cabeçalho estático de compactação de dados do usuário: • 7:4 é udIqWidth — 4'b0000 é 16 bits — 4'b1111 é 15 bits -: — 4'b0001 é 1 bit • 3:0 é udCompMeth — 4'b0000 não é compressão — 4'b0001 é ponto flutuante do bloco — 4'b0011 é a lei µ • Outros são reservados	RW	0x0

Tabela 19. Registro de Erro tx

Largura de bit	Descrição	Acesso	Valor de redefinição de HW
31:2	Reservado	RO	0x0
1:1	IqWidth inválido. O IP define Iqwidth como 0 (Iqwidth de 16 bits) se detectar Iqwidth inválido ou sem suporte.	RW1C	0x0
0:0	Método de compactação inválido. O IP descarta o pacote.	RW1C	0x0

Tabela 20. Registro de erro rx

Largura de bit	Descrição	Acesso	Valor de redefinição de HW
31:8	Reservado	RO	0x0
1:1	IqWidth inválido. O IP descarta o pacote.	RW1C	0x0
0:0	Método de compactação inválido. O IP define o método de compactação para o seguinte método de compactação padrão suportado: • Somente ponto flutuante de bloco ativado: padrão para ponto flutuante de bloco. • Apenas μ-law ativado: padrão para μ-law. • Ponto de flutuação de bloco ativado e lei μ: padrão para ponto de flutuação de bloco.	RW1C	0x0

Fronthaul Compression Intel FPGA IPs Arquivo do guia do usuário

Para obter as versões mais recentes e anteriores deste documento, consulte: Guia do usuário do Fronthaul Compression Intel FPGA IP. Se um IP ou versão de software não estiver listado, o guia do usuário do IP ou versão de software anterior se aplica.

Histórico de revisão do documento para o Guia do usuário do IP Fronthaul Compression Intel FPGA

Versão do documento	Versão Intel Quartus Prime	Versão IP	Mudanças
2022.08.08	21.4	1.0.1	Largura de metadados corrigida de 0 a 0 (desativar portas de metadados).
2022.03.22	21.4	1.0.1	• Descrições dos sinais trocados: — tx_avst_sink_data e tx_avst_source_data — rx_avst_sink_data e rx_avst_source_data • Adicionado Graus de velocidade suportados pelo dispositivo mesa • Adicionado Desempenho e uso de recursos
2021.12.07	21.3	1.0.0	Código de pedido atualizado.
2021.11.23	21.3	1.0.0	Lançamento inicial.

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Identificação: 709301
UG-20346
Versão: 2022.08.08
ISO 9001: 2015 registrado

Documentos / Recursos

	Intel Fronthaul Compression FPGA IP [pdf] Guia do Usuário Fronthaul Compressão FPGA IP, Fronthaul, Compressão FPGA IP, FPGA IP
	Intel Fronthaul Compression FPGA IP [pdf] Guia do Usuário UG-20346, 709301, Fronthaul FPGA IP, Fronthaul FPGA IP, Compressão FPGA IP, FPGA IP

Referências

• Manual do usuário