Compressione Fronthaul FPGA IP
Guida d'usu

Compressione Fronthaul FPGA IP

Fronthaul Compression Intel® FPGA IP User Guide
Aghjurnatu per Intel® Quartus® Prime
Suite Design: 21.4 IP
Versione: 1.0.1

À propositu di Fronthaul Compression Intel® FPGA IP

U Fronthaul Compression IP hè custituitu di cumpressione è decompressione per i dati U-plane IQ. U mutore di cumpressione calcule a cumpressione µ-law o bloccu a virgola flottante basatu annantu à l'intestazione di compressione di dati d'utilizatori (udCompHdr). Questa IP usa una interfaccia di streaming Avalon per i dati IQ, i signali di conduit, è per i metadati è i segnali di banda laterale, è l'interfaccia Avalon mappata in memoria per i registri di cuntrollu è di statutu (CSR).
L'IP mappe l'IQ compressi è u paràmetru di cumpressione di dati di l'utilizatori (udCompParam) secondu u formatu di frame payload di a sezione specificata in a specificazione O-RAN O-RAN Fronthaul Control, User and Synchronization Plane Version 3.0 April 2020 (O-RAN-WG4.CUS). .0-v03.00). Avalon streaming sink è a larghezza di dati di l'interfaccia di fonte sò 128-bits per l'interfaccia di l'applicazione è 64 bits per l'interfaccia di trasportu per sustene a ratio di compressione massima di 2: 1.
Information Related
O-RAN websitu
1.1. Fronthaul Compression Intel® FPGA IP Features

• -legge è bloccu cumpressione è decompressione in virgule flottante
• Larghezza IQ da 8 bit a 16 bit
• Configurazione statica è dinamica di u furmatu U-plane IQ è l'intestazione di compressione
• Pacchettu multisezione (se O-RAN Compliant hè attivatu)

1.2. Cumpressione Fronthaul Intel® FPGA IP Device Family Support
Intel offre i seguenti livelli di supportu di u dispositivu per Intel FPGA IP:

• Supportu avanzatu - l'IP hè dispunibule per a simulazione è a compilazione per sta famiglia di dispositivi. prugrammazione FPGA file U supportu (.pof) ùn hè micca dispunibule per u software Quartus Prime Pro Stratix 10 Edition Beta è, per quessa, a chiusura di u timing IP ùn pò esse garantita. I mudelli di timing includenu stimi iniziali di l'ingegneria di ritardi basati nantu à l'infurmazioni prima di post-layout. I mudelli di timing sò sughjetti à cambià cum'è a prova di silicu mellora a correlazione trà u siliciu attuale è i mudelli di timing. Pudete aduprà stu core IP per l'architettura di u sistema è studii di l'utilizazione di risorse, simulazione, pinout, valutazioni di latenza di u sistema, valutazioni di tempu di basa (budget di pipeline), è strategia di trasferimentu I / O (larghezza di u percorsu di dati, prufundità di scoppiu, compromessi di standard I / O). ).
• Supportu preliminariu - Intel verifica u core IP cù mudelli di timing preliminari per questa famiglia di dispositivi. U core IP risponde à tutti i requisiti funziunali, ma puderia ancu esse sottumessi à l'analisi di u timing per a famiglia di u dispositivu. Pudete aduprà in i disinni di produzzione cun prudenza.
• Support finale-Intel verifica l'IP cù mudelli di timing finali per sta famiglia di dispositivi. L'IP risponde à tutti i requisiti funziunali è di timing per a famiglia di i dispositi. Pudete aduprà in i disinni di produzzione.

Table 1. Fronthaul Compression IP Device Family Support

Famiglia di Dispositivi	Supportu
Intel® Agilex™ (E-tile)	Preliminari
Intel Agilex (F-tile)	Avanzate
Intel Arria® 10	Finale
Intel Stratix® 10 (solu per i dispositi H-, è E-tile)	Finale
Altre famiglie di dispositivi	Nisun sustegnu

Table 2. Device Supported Speed ​​Grades

Famiglia di Dispositivi	FPGA Fabric Speed ​​​​Grade
Intel Agilex	3
Intel Arria 10	2
Intel Stratix 10	2

1.3. Informazione di liberazione per u Fronthaul Compression Intel FPGA IP
E versioni Intel FPGA IP currispondenu à e versioni di u software Intel Quartus® Prime Design Suite finu à v19.1. Partendu da a versione di u software Intel Quartus Prime Design Suite 19.2, Intel FPGA IP hà un novu schema di versione.
U numeru di versione Intel FPGA IP (XYZ) pò cambià cù ogni versione di software Intel Quartus Prime. Un cambiamentu in:

• X indica una rivisione maiò di l'IP. Se aghjurnà u software Intel Quartus Prime, deve rigenerate l'IP.
• Y indica chì l'IP include novi funziunalità. Rigenerate u vostru IP per include queste novi funziunalità.
• Z indica chì l'IP include cambiamenti minori. Rigenerate u vostru IP per include questi cambiamenti.

Table 3. Fronthaul Compression IP Release Information

Articulu	Descrizzione
Versione	1.0.1
Data di liberazione	ferraghju 2022
Codice d'urdinamentu	IP-FH-COMP

1.4. Prestazione di Cumpressione Fronthaul è Utilizzo di Risorse
E risorse di l'IP destinate à un dispositivu Intel Agilex, un dispositivu Intel Arria 10 è un dispositivu Intel Stratix 10
Table 4. Prestazione di Cumpressione Fronthaul è Usage di Risorse
Tutte e voci sò per a direzzione di dati di compressione è decompressione IP

Dispositivu	IP	ALM	Registri logici		M20K
			Primariu	Sicundariu
Intel Agilex	Block-floating point	14,969	25,689	6,093	0
	loi µ	22,704	39,078	7,896	0
	Bloc à virgule flottante et loi µ	23,739	41,447	8,722	0
	Bloc à virgule flottante, loi µ et largeur IQ étendue	23,928	41,438	8,633	0
Intel Arria 10	Block-floating point	12,403	16,156	5,228	0
	loi µ	18,606	23,617	5,886	0
	Bloc à virgule flottante et loi µ	19,538	24,650	6,140	0
	Bloc à virgule flottante, loi µ et largeur IQ étendue	19,675	24,668	6,141	0
Intel Stratix 10	Block-floating point	16,852	30,548	7,265	0
	loi µ	24,528	44,325	8,080	0
	Bloc à virgule flottante et loi µ	25,690	47,357	8,858	0
	Bloc à virgule flottante, loi µ et largeur IQ étendue	25,897	47,289	8,559	0

Cumincià cù u Fronthaul Compression Intel FPGA IP

Descrive l'installazione, a parametrizzazione, a simulazione è l'inizializazione di l'IP di Compressione Fronthaul.
2.1. Ottenimentu, Installazione è Licenza di l'IP di Compressione Fronthaul
L'IP di Compressione Fronthaul hè una IP Intel FPGA estesa chì ùn hè micca inclusa cù a versione Intel Quartus Prime.

1. Crea un contu My Intel se ùn avete micca unu.
2. Accedi per accede à u Centru di Licenze Self-Service (SSLC).
3. Cumprate u Fronthaul Compression IP.
4. In a pagina SSLC, cliccate Run per l'IP. U SSLC furnisce una finestra di dialogu di installazione per guidà a vostra installazione di l'IP.
5. Installa à u listessu locu cum'è u cartulare Intel Quartus Prime.

Table 5. Locazioni di stallazione di cumpressione Fronthaul

Locu	Software	Piattaforma
:\intelFPGA_pro\\quartus\ip \altera_cloud	Intel Quartus Prime Pro Edition	Windows *
:/intelFPGA_pro// quartus/ip/altera_cloud	Intel Quartus Prime Pro Edition	Linux*

Figura 1. Fronthaul Compression IP Installation Directory Structure Directory d'installazione Intel Quartus Prime

U Fronthaul Compression Intel FPGA IP avà appare in u Catalogu IP.
Information Related

• Intel FPGA websitu
  
• Centru di licenze self-service (SSLC)

2.2. Parametrizazione di l'IP di cumpressione Fronthaul
Configurate rapidamente a vostra variazione IP persunalizata in l'Editor di Parametri IP.

1. Crea un prughjettu Intel Quartus Prime Pro Edition in quale integrà u vostru core IP.
   a. In l'Intel Quartus Prime Pro Edition, cliccate File New Project Wizard per creà un novu prughjettu Intel Quartus Prime, o File Open Project per apre un prughjettu Quartus Prime esistente. L'assistente vi invita à specificà un dispositivu.
   b. Specificate a famiglia di dispositivi chì risponde à i requisiti di qualità di velocità per l'IP.
   c. Cliccate Finish.
2. In u Catalogu IP, selezziunate Fronthaul Compression Intel FPGA IP. A finestra New IP Variation appare.
3. Specificate un nome di primu livellu per a vostra nova variazione IP persunalizata. L'editore di paràmetri salva i paràmetri di variazione IP in a file chjamatu .ip.
4. Cliccate OK. L'editore di paràmetri appare.
   Figura 2. Fronthaul Compression IP Parameter Editor
5. Specificate i paràmetri per a vostra variazione IP. Riferite à Parametri per infurmazione nantu à i paràmetri IP specifichi.
6. Cliccate u Design Example tab è specificà i paràmetri per u vostru disignu example.
   Figura 3. Design Exampl'editore di parametri
7. Cliccate Genera HDL. A finestra di dialogu Generation appare.
8. Specificà a pruduzzioni file opzioni di generazione, è dopu cliccate Generate. A variazione IP files genera secondu e vostre specificazioni.
9. Cliccate Finish. L'editore di paràmetri aghjunghjenu u .ip di primu livellu file à u prughjettu attuale automaticamente. Sè vo site dumandatu à aghjunghje manualmente u .ip file à u prugettu, cliccate Project Add/Remove Files in Project per aghjunghje u file.
10. Dopu avè generatu è instanziatu a vostra variazione IP, fate l'assignazioni di pin appropritate per cunnette i porti è stabilisce ogni paràmetru RTL adattatu per istanza.

2.2.1. Paràmetri IP di cumpressione Fronthaul
Table 6. Fronthaul Compression IP Parameters

Nome	Valori validi	Descrizzione
Direzzione di dati	TX è RX, TX solu, RX solu	Selezziunà TX per cumpressione; RX per a decompressione.
Metudu di cumpressione	BFP, mu-Law, o BFP è mu-Law	Selezziunà u bloccu à virgola flottante, µ-law, o i dui.

Larghezza di metadata	0 (Disattivà i porti di metadati), 32, 64, 96, 128 (bit)	Specificate a larghezza di bit di u bus di metadata (dati micca cumpressi).
Habilita a larghezza IQ estesa	On o off	Accende per IqWidth supportatu da 8-bit à 16-bit. Disattiva per IqWidth supportatu di 9, 12, 14 è 16-bits.
Conforme à O-RAN	On o off	Accendete per seguità a mappa IP ORAN per u portu di metadati è affirmà u signale validu di metadata per ogni intestazione di sezione. L'IP supporta solu metadati di larghezza di 128-bit. L'IP supporta una sola sezione è parechje sezioni per pacchettu. I metadati sò validi in ogni sezione cù l'affirmazioni valide di metadati. Spegnete cusì chì l'IP utilizeghja metadati cum'è signali di passaghju di conductu senza esigenza di mappatura (per esempiu: U-plane numPrb hè presu 0). L'IP supporta larghezza di metadata di 0 (Disable Metadata Ports), 32, 64, 96, 128 bits. L'IP supporta una sola sezione per pacchettu. I metadati sò validi solu una volta à l'affirmazione valida di metadata per ogni pacchettu.

2.3. IP generatu File Struttura
U software Intel Quartus Prime Pro Edition genera a seguente output core IP file struttura.
Table 7. Generated IP Files

File Nome	Descrizzione
<u vostru_ip>.ip	U sistema Platform Designer o variazione IP di primu livellu file.u vostru_ip> hè u nome chì dà a vostra variazione IP.
<u vostru_ip> .cmp	A dichjarazione di cumpunenti VHDL (.cmp) file hè un testu file chì cuntene definizioni generiche è portu lucali chì pudete aduprà in u disignu VHDL files.
<u vostru_ip>.html	Un rapportu chì cuntene infurmazione di cunnessione, una mappa di memoria chì mostra l'indirizzu di ogni schiavu in quantu à ogni maestru à quale hè cunnessu, è l'assignazioni di parametri.
<u vostru_ip>_generazione.rpt	Log di generazione IP o Platform Designer file. Un riassuntu di i missaghji durante a generazione IP.
<u vostru_ip>.qgsimc	Elenca i paràmetri di simulazione per sustene a regenerazione incrementale.
<u vostru_ip> .qgsynthc	Elenca i paràmetri di sintesi per sustene a regenerazione incrementale.
<u vostru_ip> .qip	Contene tutte l'infurmazioni necessarii nantu à u cumpunente IP per integrà è cumpilà u cumpunente IP in u software Intel Quartus Prime.
<u vostru_ip> .sopcinfo	Descrive e cunnessione è parametrizzazioni di cumpunenti IP in u vostru sistema Platform Designer. Pudete analizà u so cuntenutu per uttene esigenze quandu sviluppate driver di software per cumpunenti IP. Strumenti downstream cum'è a catena di strumenti Nios® II utilizanu questu file. U .sopcinfo file è u sistema.h file generati per a catena di strumenti Nios II includenu l'infurmazioni di mappa di l'indirizzu per ogni schiavu relative à ogni maestru chì accede à u schiavu. Diversi maestri ponu avè una mappa d'indirizzu differenti per accede à un cumpunente slave particulare.
<u vostru_ip> .csv	Contene infurmazione nantu à u statu di l'aghjurnamentu di u cumpunente IP.
<u vostru_ip> .bsf	Un simbulu di bloccu File (.bsf) rapprisintazioni di a variazione IP per l'usu in Intel Quartus Prime Block Diagram Files (.bdf).
<u vostru_ip> .spd	Input necessariu file per ip-make-simscript per generà script di simulazione per i simulatori supportati. U .spd file cuntene una lista di files generati per a simulazione, cù l'infurmazioni nantu à i ricordi chì pudete inizializà.

<u vostru_ip>.ppf	U Pin Planner File (.ppf) guarda l'assignazioni di portu è di nodu per i cumpunenti IP creati per l'usu cù u Pin Planner.
<u vostru_ip> _bb.v	Pudete aduprà u Verilog black-box (_bb.v) file cum'è una dichjarazione di modulu viotu per aduprà cum'è una scatula negra.
<u vostru_ip> _inst.v o _inst.vhd	HDL exampu mudellu di istanza. Pudete copià è incollà u cuntenutu di questu file in u vostru HDL file per instantiate a variazione IP.
<u vostru_ip>.v ou vostru_ip>.vhd	HDL files chì istanzianu ogni sottumodulu o core IP di u zitellu per sintesi o simulazione.
mentore/	Contene un script ModelSim* msim_setup.tcl per stallà è eseguisce una simulazione.
synopsys/vcs/ synopsys/vcsmx/	Contene un script di shell vcs_setup.sh per stallà è eseguisce una simulazione VCS *. Contene un script shell vcsmx_setup.sh è synopsys_ sim.setup file per stallà è eseguisce una simulazione VCS MX*.
cadenza/	Contene un script di shell ncsim_setup.sh è altre setup files per installà è eseguisce una simulazione NCSIM*.
aldec/	Contene un script di shell rivierapro_setup.sh per installà è eseguisce una simulazione Aldec*.
xcelium/	Contene un script di shell xcelium_setup.sh è altre setup files per installà è eseguisce una simulazione Xcelium*.
sottomoduli/	Contene HDL files per i sottomoduli core IP.
<core IP di u zitellu>/	Per ogni repertoriu core IP di u zitellu generatu, Platform Designer genera subdirectori synth/ è sim/.

Fronthaul Compression IP Descrizzione Funziunale

Figura 4. U Fronthaul Compression IP comprende cumpressione è descompressione. Diagramma di bloccu IP di cumpressione Fronthaul

Cumpressione è Decompressione
Un bloccu di bit shift basatu in preprocessing genera l'ottimu bit-shift per un bloccu di risorse di 12 elementi di risorse (RE). U bloccu riduce u rumore di quantizazione, in particulare per i bassi.amplitudine samples. Dunque, riduce l'errore vector magnitude (EVM) chì a compressione introduce. L'algoritmu di cumpressione hè quasi indipendente da u valore di putenza. Assumindu l'input cumplessu samples hè x = x1 + jxQ, u valore assolutu massimu di i cumpunenti reali è imaginarii per u bloccu di risorse hè:
Avè u valore assolutu massimu per u bloccu di risorsa, l'equazione seguente determina u valore di shift left assigned à quellu bloccu di risorse:Induve bitWidth hè a larghezza di bit di input.
L'IP supporta rapporti di compressione di 8, 9, 10, 11, 12, 13, 14, 15, 16.
Cumpressione è Decompressione Mu-Law
L'algoritmu usa a tecnica di cumpressione Mu-law, chì a compressione di parlà usa largamente. Sta tecnica passa u signalu di input uncompressed, x, attraversu un compressore cù funzione, f (x), prima di arrotondamentu è di truncazione di bit. A tecnica manda dati cumpressu, y, sopra l 'interfaccia. I dati ricivuti passanu per una funzione di espansione (chì hè l'inversu di u compressore, F-1 (y). A tecnica riproduce i dati senza cumpressione cù l'errore di quantizazione minimu.
Equazioni 1. Funzioni cumpressu è decompressore
L'algoritmu di compressione Mu-law IQ seguita a specificazione O-RAN.
Information Related
O-RAN websitu
3.1. Segnali IP di cumpressione Fronthaul
Cunnette è cuntrullà l'IP.
Clock and Reset Interface Signals =
Table 8. Clock and Reset Interface Signals

Signal Name	Larghezza di bit	Direzzione	Descrizzione
tx_clk	1	Input	Orologio trasmettitore. A frequenza di u clock hè 390.625 MHz per 25 Gbps è 156.25MHz per 10 Gbps. Tutti i signali di l'interfaccia di trasmettitore sò sincroni cù questu clock.
rx_clk	1	Input	Clock di u ricevitore. A frequenza di u clock hè 390.625 MHz per 25 Gbps è 156.25MHz per 10 Gbps. Tutti i signali di l'interfaccia di u receptore sò sincroni cù questu clock.
csr_clk	1	Input	Clock per l'interfaccia CSR. A frequenza di u clock hè 100 MHz.

tx_rst_n	1	Input	Reset attivu bassu per l'interfaccia di trasmettitore sincrona à tx_clk.
rx_rst_n	1	Input	Reset attivu bassu per l'interfaccia di ricevitore sincrona à rx_clk.
csr_rst_n	1	Input	Reset attivu bassa per l'interfaccia CSR sincrona cù csr_clk.

Trasmette i signali di l'interfaccia di trasportu
Table 9. Transmit Transport Interface Signals
Tutti i tipi di signali sò interi senza signu.

Signal Name	Larghezza di bit	Direzzione	Descrizzione
tx_avst_source_valid	1	Output	Quandu affirmatu, indica chì e dati validi sò dispunibili nantu à avst_source_data.
tx_avst_source_data	64	Output	Campi PRB cumpresi udCompParam, iSample è qSample. I campi PRB di a sezione successiva sò cuncatenati à u campu PRB di a sezione precedente.
tx_avst_source_startofpacket	1	Output	Indica u primu byte di un quadru.
tx_avst_source_endofpacket	1	Output	Indica l'ultimu byte di un quadru.
tx_avst_source_ready	1	Input	Quandu affirmatu, indica chì a capa di trasportu hè pronta per accettà e dati. readyLatency = 0 per questa interfaccia.
tx_avst_source_empty	3	Output	Specifica u numeru di bytes vacanti nantu à avst_source_data quandu avst_source_endofpacket hè assicuratu.
tx_udcomphdr_o	8	Output	Campu di l'intestazione di cumpressione di dati d'utilizatori. Sincronu cù tx_avst_source_valid. Definisce u metudu di cumpressione è a larghezza di bit IQ per i dati di l'utilizatori in una sezione di dati. • [7: 4] : udIqWidth • 16 per udIqWidth=0, altrimenti uguali udIqWidth e,g,: - 0000b significa chì I è Q sò ognuna larga 16 bit; - 0001b significa chì I è Q sò ognunu 1 bit di larghezza; - 1111b significa chì I è Q sò ogni 15 bit di larghezza • [3: 0] : udCompMeth - 0000b - senza cumpressione - 0001b - blocu-virgula flottante — 0011b – loi µ - altri - riservatu per i metudi futuri.
tx_metadata_o	METADATA_WIDTH	Output	I signali di cundutti passanu è ùn sò micca cumpressi. Sincronu cù tx_avst_source_valid. Larghezza di bit configurabile METADATA_WIDTH. Quandu si accende Conforme à O-RAN, riferite à Tabella 13 in pagina 17.Quandu spegnete Conforme à O-RAN, Stu signalu hè validu solu quandu tx_avst_source_startofpacket hè 1. tx_metadata_o ùn hà micca signale validu è usa tx_avst_source_valid per indicà u ciclu validu. Ùn dispunibile quandu selezziunate 0 Disattivà i porti di metadati per Larghezza di metadata.

Riceve i signali di l'interfaccia di trasportu
Table 10. Receive Transport Interface Signals
Nisuna backpressure à sta interfaccia. Avalon streaming signale viotu ùn hè micca necessariu in questa interfaccia perchè hè sempre zero.

Signal Name	Larghezza di bit	Direzzione	Descrizzione
rx_avst_sink_valid	1	Input	Quandu affirmatu, indica chì e dati validi sò dispunibili nantu à avst_sink_data. Nisun signalu avst_sink_ready à sta interfaccia.
rx_avst_sink_data	64	Input	Campi PRB cumpresi udCompParam, iSample è qSample. I campi PRB di a sezione successiva sò cuncatenati à u campu PRB di a sezione precedente.
rx_avst_sink_startofpacket	1	Input	Indica u primu byte di un quadru.
rx_avst_sink_endofpacket	1	Input	Indica l'ultimu byte di un quadru.
rx_avst_sink_error	1	Input	Quandu affirmatu in u stessu ciclu cum'è avst_sink_endofpacket, indica chì u pacchettu attuale hè un pacchettu d'errore
rx_udcomphdr_i	8	Input	Campu di l'intestazione di cumpressione di dati d'utilizatori. Sincronu cù rx_metadata_valid_i. Definisce u metudu di cumpressione è a larghezza di bit IQ per i dati di l'utilizatori in una sezione di dati. • [7: 4] : udIqWidth • 16 per udIqWidth=0, altrimenti uguali udIqWidth. p.e - 0000b significa chì I è Q sò ognuna larga 16 bit; - 0001b significa chì I è Q sò ognunu 1 bit di larghezza; - 1111b significa chì I è Q sò ogni 15 bit di larghezza • [3: 0] : udCompMeth - 0000b - senza cumpressione - 0001b - bluccà a virgula flottante — 0011b – loi µ - altri - riservatu per i metudi futuri.
rx_metadata_i	METADATA_WIDTH	Input	Un conductu senza compressione signala u passaghju. I signali rx_metadata_i sò validi quandu rx_metadata_valid_i hè affirmatu, sincronu cù rx_avst_sink_valid. Larghezza di bit configurabile METADATA_WIDTH. Quandu si accende Conforme à O-RAN, riferite à Table 15 a pagina 18. Quandu si spegne Conforme à O-RAN, Stu signalu rx_metadata_i hè validu solu quandu rx_metadata_valid_i è rx_avst_sink_startofpacket uguali à 1. Ùn dispunibile quandu selezziunate 0 Disattivà i porti di metadati per Larghezza di metadata.
rx_metadata_valid_i	1	Input	Indica chì l'intestazione (rx_udcomphdr_i è rx_metadata_i) sò validi. Sincronu cù rx_avst_sink_valid. Signal obligatoriu. Per a cumpatibilità inversa O-RAN, affirmate rx_metadata_valid_i se l'IP hà IE di header cumuni validi è IE di sezione ripetuta. À furnisce novi campi di bloccu di risorse fisiche di sezione (PRB) in rx_avst_sink_data, furnisce novi IE di sezione in input rx_metadata_i inseme cù rx_metadata_valid_i.

Trasmette i signali di l'interfaccia di l'applicazione
Table 11. Transmit Application Interface Signals

Signal Name	Larghezza di bit	Direzzione	Descrizzione
tx_avst_sink_valid	1	Input	Quandu affirmatu, indica chì i campi PRB validi sò dispunibili in questa interfaccia. Quandu si opera in modalità streaming, assicuratevi di nisuna dessertazione di signale valida trà l'iniziu di u pacchettu è a fine di u pacchettu.
tx_avst_sink_data	128	Input	Dati da a strata di l'applicazione in ordine di byte di rete.
tx_avst_sink_startofpacket	1	Input	Indicate u primu byte PRB di un pacchettu
tx_avst_sink_endofpacket	1	Input	Indica l'ultimu byte PRB di un pacchettu
tx_avst_sink_ready	1	Output	Quandu affirmatu, indica chì l'IP O-RAN hè pronta per accettà dati da l'interfaccia di l'applicazione. readyLatency = 0 per questa interfaccia
tx_udcomphdr_i	8	Input	Campu di l'intestazione di cumpressione di dati d'utilizatori. Sincronu cù tx_avst_sink_valid. Definisce u metudu di cumpressione è a larghezza di bit IQ per i dati di l'utilizatori in una sezione di dati. • [7: 4] : udIqWidth • 16 per udIqWidth=0, altrimenti uguali udIqWidth. p.e - 0000b significa chì I è Q sò ognuna larga 16 bit; - 0001b significa chì I è Q sò ognunu 1 bit di larghezza; - 1111b significa chì I è Q sò ogni 15 bit di larghezza • [3: 0] : udCompMeth - 0000b - senza cumpressione - 0001b - blocu-virgula flottante — 0011b – loi µ - altri - riservatu per i metudi futuri.
tx_metadata_i	METADATA_WIDTH	Input	I signali di cundutti passanu è ùn sò micca cumpressi. Sincronu cù tx_avst_sink_valid. Larghezza di bit configurabile METADATA_WIDTH. Quandu si accende Conforme à O-RAN, riferite à Table 13 a pagina 17. Quandu si spegne Conforme à O-RAN, stu signalu hè validu solu quandu tx_avst_sink_startofpacket hè uguale à 1. tx_metadata_i ùn hà micca signale validu è usi tx_avst_sink_valid per indicà un ciclu validu. Ùn dispunibile quandu selezziunate 0 Disattivà i porti di metadati per Larghezza di metadata.

Riceve i signali di l'interfaccia di l'applicazione
Table 12. Receive Application Interface Signals

Signal Name	Larghezza di bit	Direzzione	Descrizzione
rx_avst_source_valid	1	Output	Quandu affirmatu, indica chì i campi PRB validi sò dispunibili in questa interfaccia. Nisun signalu avst_source_ready à sta interfaccia.
rx_avst_source_data	128	Output	Dati à a strata di l'applicazione in ordine di byte di rete.
rx_avst_source_startofpacket	1	Output	Indica u primu byte PRB di un pacchettu
rx_avst_source_endofpacket	1	Output	Indica l'ultimu byte PRB di un pacchettu
rx_avst_source_error	1	Output	Indica chì i pacchetti cuntenenu errore
rx_udcomphdr_o	8	Output	Campu di l'intestazione di cumpressione di dati d'utilizatori. Sincronu cù rx_avst_source_valid. Definisce u metudu di cumpressione è a larghezza di bit IQ per i dati di l'utilizatori in una sezione di dati. • [7: 4] : udIqWidth • 16 per udIqWidth=0, altrimenti uguali udIqWidth. p.e - 0000b significa chì I è Q sò ognuna larga 16 bit; - 0001b significa chì I è Q sò ognunu 1 bit di larghezza; - 1111b significa chì I è Q sò ogni 15 bit di larghezza • [3: 0] : udCompMeth - 0000b - senza cumpressione — 0001b - bloc à virgule flottante (BFP) — 0011b – loi µ - altri - riservatu per i metudi futuri.
rx_metadata_o	METADATA_WIDTH	Output	Un conductu senza compressione signala u passaghju. I signali rx_metadata_o sò validi quandu rx_metadata_valid_o hè affirmatu, sincronu cù rx_avst_source_valid. Larghezza di bit configurabile METADATA_WIDTH. Quandu si accende Conforme à O-RAN, riferite à Tabella 14 a pagina 18. Quandu si spegne Conforme à O-RAN, rx_metadata_o hè validu solu quandu rx_metadata_valid_o hè uguale à 1. Ùn dispunibile quandu selezziunate 0 Disattivà i porti di metadati per Larghezza di metadata.
rx_metadata_valid_o	1	Output	Indica chì l'intestazione (rx_udcomphdr_o è rx_metadata_o) sò validi. rx_metadata_valid_o hè affirmatu quandu rx_metadata_o hè validu, sincronu cù rx_avst_source_valid.

Metadata Mapping per O-RAN Backward Compatibilità
Table 13. tx_metadata_i 128-bit input

Signal Name	Larghezza di bit	Direzzione	Descrizzione	Mappatura di metadati
Riservatu	16	Input	Riservatu.	tx_metadata_i[127:112]
tx_u_size	16	Input	Dimensione di u pacchettu U-plane in byte per u modalità streaming.	tx_metadata_i[111:96]
tx_u_seq_id	16	Input	SeqID di u pacchettu, chì hè estrattu da l'intestazione di trasportu eCPRI.	tx_metadata_i[95:80]
tx_u_pc_id	16	Input	PCID per u trasportu eCPRI è RoEflowId per u trasportu radio over ethernet (RoE).	tx_metadata_i[79:64]
Riservatu	4	Input	Riservatu.	tx_metadata_i[63:60]
tx_u_dataDirection	1	Input	direzzione di dati gNB. Gamma di valori: {0b=Rx (ie caricate), 1b=Tx (ie scaricare)}	tx_metadata_i[59]
tx_u_filterIndex	4	Input	Definisce un indice à u filtru di u canali per esse usatu trà e dati IQ è l'interfaccia d'aria. Gamma di valori: {0000b-1111b}	tx_metadata_i[58:55]
tx_u_frameId	8	Input	Un contatore per frames 10 ms (periodu di wrapping 2.56 seconde), specificamente frameId = numeru di frame modulo 256. Gamma di valori: {0000 0000b-1111 1111b}	tx_metadata_i[54:47]
tx_u_subframeId	4	Input	Un contatore per 1 ms subframes in 10 ms frame. Gamma di valori: {0000b-1111b}	tx_metadata_i[46:43]
tx_u_slotID	6	Input	Stu paràmetru hè u numeru di slot in un subframe di 1 ms. Tutti i slot in un subframe sò cuntatu da stu paràmetru. Gamma di valori: {00 0000b-00 1111b = slotID, 01 0000b-11 1111b = Riservatu}	tx_metadata_i[42:37]
tx_u_symbolid	6	Input	Identifica un numeru di simbulu in un slot. Gamma di valori: {00 0000b-11 1111b}	tx_metadata_i[36:31]
tx_u_sectionId	12	Input	L'ID di sezione mappe e sezioni di dati di u pianu U à u missaghju di u pianu C corrispondente (è u Tipu di Sezione) assuciatu cù e dati. Gamma di valori: {0000 0000 0000b-11111111 1111b}	tx_metadata_i[30:19]
tx_u_rb	1	Input	Indicatore di bloccu di risorse. Indicate se ogni bloccu di risorse hè utilizatu o ogni altru bloccu di risorse hè utilizatu. Gamma di valori: {0b = ogni bloccu di risorse utilizatu; 1b = ogni altru bloccu di risorse utilizatu}	tx_metadata_i[18]
tx_u_startPrb	10	Input	U PRB iniziale di una sezione di dati di u pianu d'utilizatore. Gamma di valori: {00 0000 0000b-11 1111 1111b}	tx_metadata_i[17:8]
tx_u_numPrb	8	Input	Definite i PRB induve a sezione di dati di u pianu d'utilizatore hè valida.	tx_metadata_i[7:0]

			Gamma di valori: {0000 0001b-1111 1111b, 0000 0000b = tutti i PRB in a spaziatura di subcarrier (SCS) specificata è a larghezza di banda di u trasportatore }
tx_u_udCompHdr	8	Input	Definite u metudu di cumpressione è a larghezza di bit IQ di i dati di l'utilizatori in una sezione di dati. Gamma di valori: {0000 0000b-1111 1111b}	N/A (tx_udcomphdr_i)

Table 14. rx_metadata_valid_i/o

Signal Name	Larghezza di bit	Direzzione	Descrizzione	Mappatura di metadati
rx_sec_hdr_valid	1	Output	Quandu rx_sec_hdr_valid hè 1, i campi di dati di a sezione U-plane sò validi. L'IE di header cumuni sò validi quandu rx_sec_hdr_valid hè affermatu, sincronu cù avst_sink_u_startofpacket è avst_sink_u_valid. L'IE di sezione ripetuta sò validi quandu rx_sec_hdr_valid hè affirmatu, sincronu cù avst_sink_u_valid. À furnisce novi campi PRB di sezione in avst_sink_u_data, furnisce novi IE di sezione cù rx_sec_hdr_valid asserted.	rx_metadata_valid_o

Table 15. rx_metadata_o 128-bit output

Signal Name	Larghezza di bit	Direzzione	Descrizzione	Mappatura di metadati
Riservatu	32	Output	Riservatu.	rx_metadata_o[127:96]
rx_u_seq_id	16	Output	SeqID di u pacchettu, chì hè estrattu da l'intestazione di trasportu eCPRI.	rx_metadata_o[95:80]
rx_u_pc_id	16	Output	PCID per u trasportu eCPRI è RoEflowId per u trasportu RoE	rx_metadata_o[79:64]
riservatu	4	Output	Riservatu.	rx_metadata_o[63:60]
rx_u_dataDirection	1	Output	direzzione di dati gNB. Gamma di valori: {0b=Rx (ie caricate), 1b=Tx (ie scaricare)}	rx_metadata_o[59]
rx_u_filterIndex	4	Output	Definisce un indice à u filtru di u canali da aduprà trà e dati IQ è l'interfaccia d'aria. Gamma di valori: {0000b-1111b}	rx_metadata_o[58:55]
rx_u_frameId	8	Output	Un contatore per frames 10 ms (periodu di imballaggio 2.56 seconde), specificamente frameId = numeru di frame modulo 256. Gamma di valori: {0000 0000b-1111 1111b}	rx_metadata_o[54:47]
rx_u_subframeId	4	Output	Un contatore per i subframe di 1 ms in u quadru di 10 ms. Gamma di valori: {0000b-1111b}	rx_metadata_o[46:43]
rx_u_slotID	6	Output	U numeru di slot in un subframe di 1 ms. Tutti i slot in un subframe sò cuntatu da stu paràmetru. Gamma di valori: {00 0000b-00 1111b=slotID, 01 0000b-111111b=Riservatu}	rx_metadata_o[42:37]
rx_u_symbolid	6	Output	Identifica un numeru di simbulu in un slot. Gamma di valori: {00 0000b-11 1111b}	rx_metadata_o[36:31]

rx_u_sectionId	12	Output	L'ID di sezione mappe e sezioni di dati di u pianu U à u missaghju di u pianu C corrispondente (è u Tipu di Sezione) assuciatu cù e dati. Gamma di valori: {0000 0000 0000b-1111 1111 1111b}	rx_metadata_o[30:19]
rx_u_rb	1	Output	Indicatore di bloccu di risorse. Indica se ogni bloccu di risorsa hè utilizatu o ogni altra risorsa hè utilizata. Gamma di valori: {0b = ogni bloccu di risorse utilizatu; 1b = ogni altru bloccu di risorse utilizatu}	rx_metadata_o[18]
rx_u_startPrb	10	Output	U PRB iniziale di una sezione di dati di u pianu d'utilizatore. Gamma di valori: {00 0000 0000b-11 1111 1111b}	rx_metadata_o[17:8]
rx_u_numPrb	8	Output	Definisce i PRB induve a sezione di dati di u pianu d'utilizatore hè valida. Gamma di valori: {0000 0001b-1111 1111b, 0000 0000b = tutti i PRB in u SCS specificatu è a larghezza di banda di u trasportatore }	rx_metadata_o[7:0]
rx_u_udCompHdr	8	Output	Definisce u metudu di cumpressione è a larghezza di bit IQ di i dati di l'utilizatori in una sezione di dati. Gamma di valori: {0000 0000b-1111 1111b}	N/A (rx_udcomphdr_o)

Segnali di l'interfaccia CSR
Table 16. Signali di l'interfaccia CSR

Signal Name	Larghezza di bit	Direzzione	Descrizzione
csr_indirizzu	16	Input	Indirizzu di registru di cunfigurazione.
csr_write	1	Input	Abilitazione di scrittura di u registru di cunfigurazione.
csr_writedata	32	Input	Registru di cunfigurazione scrive dati.
csr_readdata	32	Output	U registru di cunfigurazione leghje i dati.
csr_read	1	Input	Abilitazione di lettura di u registru di cunfigurazione.
csr_readdatavalid	1	Output	U registru di cunfigurazione leghje i dati validi.
csr_waitrequest	1	Output	A dumanda di attesa di registru di cunfigurazione.

Registri IP di compressione Fronthaul

Cuntrolla è monitorà a funziunalità di cumpressione fronthaul attraversu l'interfaccia di cuntrollu è statutu.
Table 17. Register Map

CSR_ADDRESS (offset di a parolla)	Registru Nome
0x0	cumpressione_mode
0x1	tx_error
0x2	rx_error

Table 18. compression_mode Registru

Larghezza di bit	Descrizzione	Accessu	HW Reset Value
31: 9	Riservatu	RO	0x0
8: 8	Modu funziunale: • 1'b0 hè u modu di cumpressione statica • 1'b1 hè u modu di cumpressione dinamica	RW	0x0
7: 0	Intestazione statica di cumpressione di dati d'utilizatori: • 7: 4 hè udIqWidth - 4'b0000 hè 16 bit - 4'b1111 hè 15 bit -: - 4'b0001 hè 1 bit • 3:0 hè udCompMeth - 4'b0000 ùn hè micca cumpressione - 4'b0001 hè a virgola flottante di bloccu — 4'b0011 est la loi µ • L'altri sò riservati	RW	0x0

Table 19. tx Error Register

Larghezza di bit	Descrizzione	Accessu	HW Reset Value
31: 2	Riservatu	RO	0x0
1: 1	IqWidth invalidu. L'IP stabilisce Iqwidth à 0 (16-bit Iqwidth) se rileva Iqwidth invalidu o micca supportatu.	RW1C	0x0
0: 0	Metudu di compressione invalidu. L'IP abbanduneghja u pacchettu.	RW1C	0x0

Table 20. rx Error Register

Larghezza di bit	Descrizzione	Accessu	HW Reset Value
31: 8	Riservatu	RO	0x0
1: 1	IqWidth invalidu. L'IP abbanduneghja u pacchettu.	RW1C	0x0
0: 0	Metudu di compressione invalidu. L'IP stabilisce u metudu di compressione à u metudu di compressione supportatu predeterminatu: • Enabled block-floating point solu: default to block-floating point. • Enabled μ-law only: default to μ-law. • Enabled both block-floating point and μ-law: default to block-floating point.	RW1C	0x0

Fronthaul Compression Intel FPGA IPs User Guide Archive

Per l'ultime versioni è precedenti di stu documentu, riferite à: Fronthaul Compression Intel FPGA IP User Guide. Se una versione IP o software ùn hè micca listata, a guida d'utilizatore per l'IP precedente o a versione di software s'applica.

Storia di Revisione di Documenti per a Guida di l'Usuariu Intel FPGA IP di Compressione Fronthaul

Versione di documentu	Version Intel Quartus Prime	Versione IP	Cambiamenti
2022.08.08	21.4	1.0.1	Larghezza di metadata curretta da 0 à 0 (Disable Metadata Ports).
2022.03.22	21.4	1.0.1	• Descrizzioni di signali scambiati: - tx_avst_sink_data è tx_avst_source_data - rx_avst_sink_data è rx_avst_source_data • Aggiuntu Gradi di velocità supportati da u dispositivu tavula • Aggiuntu Prestazione è usu di risorse
2021.12.07	21.3	1.0.0	Codice di ordine aghjurnatu.
2021.11.23	21.3	1.0.0	Liberazione iniziale.

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ID: 709301
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Versione: 2022.08.08
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Documenti / Risorse

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Referenze

• Manuale d'usu