Fronthaul Sıkıştırma FPGA IP
Kullanıcı Kılavuzu

Fronthaul Sıkıştırma FPGA IP

Fronthaul Sıkıştırma Intel® FPGA IP Kullanıcı Kılavuzu
Intel® Quartus® Prime için güncellendi
Tasarım Paketi: 21.4 IP
Sürüm: 1.0.1

Fronthaul Sıkıştırma Intel® FPGA IP Hakkında

Fronthaul Sıkıştırma IP'si, U-düzlemi IQ verileri için sıkıştırma ve açma işlemlerinden oluşur. Sıkıştırma motoru, kullanıcı verileri sıkıştırma başlığına (udCompHdr) dayalı olarak µ-yasasını veya blok kayan nokta sıkıştırmasını hesaplar. Bu IP, IQ verileri, kanal sinyalleri ve meta veriler ve yan bant sinyalleri için bir Avalon akış arayüzü ve kontrol ve durum kayıtları (CSR'ler) için Avalon bellek eşlemeli arayüzü kullanır.
IP, sıkıştırılmış IQ'ları ve kullanıcı veri sıkıştırma parametresini (udCompParam), O-RAN spesifikasyonu O-RAN Ön Haul Kontrolü, Kullanıcı ve Senkronizasyon Düzlemi Sürüm 3.0 Nisan 2020'de (O-RAN-WG4.CUS) belirtilen bölüm yük çerçevesi formatına göre eşler. .0-v03.00). Avalon akış havuzu ve kaynak arayüzü veri genişliği, maksimum 128:64 sıkıştırma oranını desteklemek amacıyla uygulama arayüzü için 2 bit ve taşıma arayüzü için 1 bittir.
İlgili Bilgiler
O-RAN webalan
1.1. Fronthaul Sıkıştırma Intel® FPGA IP Özellikleri

• - kayan nokta sıkıştırma ve açma işlemlerini yasa ve blokla
• IQ genişliği 8 bit ila 16 bit
• U-düzlemi IQ formatının ve sıkıştırma başlığının statik ve dinamik konfigürasyonu
• Çoklu bölüm paketi (O-RAN Uyumluluğu açıksa)

1.2. Fronthaul Sıkıştırma Intel® FPGA IP Cihaz Ailesi Desteği
Intel, Intel FPGA IP için aşağıdaki cihaz desteği seviyelerini sunar:

• Gelişmiş destek – IP, bu cihaz ailesi için simülasyon ve derleme amacıyla mevcuttur. FPGA programlama file (.pof) desteği Quartus Prime Pro Stratix 10 Edition Beta yazılımı için mevcut değildir ve bu nedenle IP zamanlamasının kapatılması garanti edilemez. Zamanlama modelleri, erken yerleşim sonrası bilgilere dayanan gecikmelerin ilk mühendislik tahminlerini içerir. Silikon testi, gerçek silikon ile zamanlama modelleri arasındaki korelasyonu iyileştirdiği için zamanlama modelleri değişebilir. Bu IP çekirdeğini sistem mimarisi ve kaynak kullanımı çalışmaları, simülasyon, pin çıkışı, sistem gecikmesi değerlendirmeleri, temel zamanlama değerlendirmeleri (boru hattı bütçelemesi) ve G/Ç aktarım stratejisi (veri yolu genişliği, çoğuşma derinliği, G/Ç standartları değiş tokuşları) için kullanabilirsiniz. ).
• Ön destek – Intel, bu cihaz ailesi için IP çekirdeğini ön zamanlama modelleriyle doğrular. IP çekirdeği tüm işlevsel gereksinimleri karşılıyor ancak cihaz ailesi için hâlâ zamanlama analizi yapılıyor olabilir. Üretim tasarımlarında dikkatli kullanabilirsiniz.
• Nihai destek – Intel, bu cihaz ailesi için IP'yi son zamanlama modelleriyle doğrular. IP, cihaz ailesi için tüm işlevsellik ve zamanlama gereksinimlerini karşılar. Üretim tasarımlarında kullanabilirsiniz.

Tablo 1. Fronthaul Sıkıştırma IP Cihaz Ailesi Desteği

Cihaz Ailesi	Destek
Intel® Agilex™ (E-kutucuk)	Ön
Intel Agilex (F-kare)	İlerlemek
Intel Arria® 10	Son
Intel Stratix® 10 (yalnızca H- ve E-tile cihazları)	Son
Diğer cihaz aileleri	Destek yok

Tablo 2. Cihazın Desteklediği Hız Dereceleri

Cihaz Ailesi	FPGA Yapı Hız Derecesi
Intel Agilex	3
Intel Arria10	2
Intel Stratix10	2

1.3. Fronthaul Sıkıştırma Intel FPGA IP Sürüm Bilgileri
Intel FPGA IP sürümleri, v19.1'e kadar olan Intel Quartus® Prime Design Suite yazılım sürümleriyle eşleşir. Intel Quartus Prime Design Suite yazılımının 19.2 sürümünden itibaren Intel FPGA IP'nin yeni bir sürüm şeması vardır.
Intel FPGA IP sürüm (XYZ) numarası, her Intel Quartus Prime yazılım sürümüyle değişebilir. Bir değişiklik:

• X, IP'nin büyük bir revizyonunu gösterir. Intel Quartus Prime yazılımını güncellerseniz, IP'yi yeniden oluşturmanız gerekir.
• Y, IP'nin yeni özellikler içerdiğini gösterir. Bu yeni özellikleri dahil etmek için IP'nizi yeniden oluşturun.
• Z, IP'nin küçük değişiklikler içerdiğini gösterir. Bu değişiklikleri dahil etmek için IP'nizi yeniden oluşturun.

Tablo 3. Ön Taşıma Sıkıştırma IP Sürüm Bilgileri

Öğe	Tanım
Sürüm	1.0.1
Yayın tarihi	Şubat 2022
Sipariş kodu	IP-FH-COMP

1.4. Fronthaul Sıkıştırma Performansı ve Kaynak Kullanımı
Intel Agilex cihazını, Intel Arria 10 cihazını ve Intel Stratix 10 cihazını hedefleyen IP kaynakları
Tablo 4. Ön Çekiş Sıkıştırma Performansı ve Kaynak Kullanımı
Tüm girişler sıkıştırma ve açma veri yönü IP'si içindir

Cihaz	IP	Sadaka	Mantık kayıtları		M20K
			Öncelik	İkincil
Intel Agilex	Blok kayan nokta	14,969	25,689	6,093	0
	µ-yasası	22,704	39,078	7,896	0
	Blok kayan nokta ve µ kanunu	23,739	41,447	8,722	0
	Blok kayan nokta, µ-yasası ve genişletilmiş IQ genişliği	23,928	41,438	8,633	0
Intel Arria10	Blok kayan nokta	12,403	16,156	5,228	0
	µ-yasası	18,606	23,617	5,886	0
	Blok kayan nokta ve µ kanunu	19,538	24,650	6,140	0
	Blok kayan nokta, µ-yasası ve genişletilmiş IQ genişliği	19,675	24,668	6,141	0
Intel Stratix10	Blok kayan nokta	16,852	30,548	7,265	0
	µ-yasası	24,528	44,325	8,080	0
	Blok kayan nokta ve µ kanunu	25,690	47,357	8,858	0
	Blok kayan nokta, µ-yasası ve genişletilmiş IQ genişliği	25,897	47,289	8,559	0

Fronthaul Sıkıştırma Intel FPGA IP'ye Başlarken

Fronthaul Sıkıştırma IP'sinin kurulumunu, parametrelendirilmesini, simüle edilmesini ve başlatılmasını açıklar.
2.1. Fronthaul Sıkıştırma IP'sinin Edinilmesi, Kurulması ve Lisanslanması
Fronthaul Sıkıştırma IP'si, Intel Quartus Prime sürümüne dahil olmayan genişletilmiş bir Intel FPGA IP'sidir.

1. My Intel hesabınız yoksa bir My Intel hesabı oluşturun.
2. Self Servis Lisanslama Merkezine (SSLC) erişmek için oturum açın.
3. Fronthaul Sıkıştırma IP'sini satın alın.
4. SSLC sayfasında IP için Çalıştır'a tıklayın. SSLC, IP kurulumunuza rehberlik edecek bir kurulum iletişim kutusu sağlar.
5. Intel Quartus Prime klasörüyle aynı konuma yükleyin.

Tablo 5. Ön Çekiş Sıkıştırma Kurulum Konumları

Konum	Yazılım	Platform
:\intelFPGA_pro\\quartus\ip \altera_cloud	Intel Quartus Prime Pro Sürümü	Pencereler*
:/intelFPGA_pro// quartus/ip/altera_cloud	Intel Quartus Prime Pro Sürümü	Linux *

Şekil 1. Fronthaul Sıkıştırma IP Kurulum Dizini Yapısı Intel Quartus Prime kurulum dizini

Fronthaul Sıkıştırma Intel FPGA IP'si artık IP Kataloğunda görünüyor.
İlgili Bilgiler

• Intel FPGA webalan
  
• Self Servis Lisanslama Merkezi (SSLC)

2.2. Fronthaul Sıkıştırma IP'sinin parametrelendirilmesi
IP Parametre Düzenleyicisinde özel IP varyasyonunuzu hızlı bir şekilde yapılandırın.

1. IP çekirdeğinizi entegre edebileceğiniz bir Intel Quartus Prime Pro Edition projesi oluşturun.
   A. Intel Quartus Prime Pro Edition'da, tıklayın File Yeni bir Intel Quartus Prime projesi oluşturmak için Yeni Proje Sihirbazı veya File Mevcut bir Quartus Prime projesini açmak için Projeyi Aç. Sihirbaz sizden bir aygıt belirtmenizi ister.
   B. IP için hız derecesi gereksinimlerini karşılayan cihaz ailesini belirtin.
   C. Bitir'i tıklayın.
2. IP Kataloğunda Fronthaul Compression Intel FPGA IP'yi seçin. Yeni IP Değişikliği penceresi görünür.
3. Yeni özel IP varyasyonunuz için üst düzey bir ad belirtin. Parametre düzenleyici, IP varyasyon ayarlarını bir file adlı .ip.
4. Tamam'ı tıklayın. Parametre düzenleyici görünür.
   Şekil 2. Fronthaul Sıkıştırma IP Parametre Düzenleyicisi
5. IP varyasyonunuz için parametreleri belirtin. Belirli IP parametreleri hakkında bilgi için Parametreler bölümüne bakın.
6. Design Ex'e tıklayınampdosya sekmesine gidin ve tasarımınız için parametreleri belirtin.ampley.
   Şekil 3. Eski Tasarımample Parametre Düzenleyicisi
7. HDL Oluştur'a tıklayın. Nesil iletişim kutusu görünür.
8. çıktıyı belirtin file oluşturma seçeneklerini ve ardından Oluştur'u tıklayın. IP değişimi fileSpesifikasyonlarınıza göre üretin.
9. Bitir'i tıklayın. Parametre düzenleyici üst düzey .ip dosyasını ekler file mevcut projeye otomatik olarak. .ip dosyasını manuel olarak eklemeniz istenirse file projeye, Proje Ekle/Kaldır'a tıklayın Fileeklemek için Project'te file.
10. IP varyasyonunuzu oluşturup oluşturduktan sonra, bağlantı noktalarını bağlamak için uygun pin atamalarını yapın ve örnek başına uygun RTL parametrelerini ayarlayın.

2.2.1. Fronthaul Sıkıştırma IP Parametreleri
Tablo 6. Ön Taşıma Sıkıştırma IP Parametreleri

İsim	Geçerli Değerler	Tanım
veri yönü	TX ve RX, yalnızca TX, yalnızca RX	Sıkıştırma için TX'i seçin; Dekompresyon için RX.
Sıkıştırma yöntemi	BFP, mu-Law veya BFP ve mu-Law	Blok kayan noktayı, µ yasasını veya her ikisini birden seçin.

Meta veri genişliği	0 (Meta Veri Bağlantı Noktalarını Devre Dışı Bırak), 32, 64, 96, 128 (bit)	Meta veri veri yolunun (sıkıştırılmamış veriler) bit genişliğini belirtin.
Genişletilmiş IQ genişliğini etkinleştir	Açık veya kapalı	8 bit ile 16 bit arasında desteklenen IqWidth için açın. Desteklenen 9, 12, 14 ve 16 bitlik IqWidth için kapatın.
O-RAN uyumlu	Açık veya kapalı	Meta veri bağlantı noktası için ORAN IP eşlemesini takip etmek ve her bölüm başlığı için meta veri geçerli sinyalini onaylamak üzere açın. IP yalnızca 128 bit genişlikteki meta verileri destekler. IP, paket başına tek bölümü ve birden çok bölümü destekler. Meta veriler, meta veri geçerli iddiasıyla her bölümde geçerlidir. IP'nin, eşleme gereksinimi olmaksızın geçiş kanalı sinyalleri olarak meta verileri kullanması için kapatın (örneğin: U-düzlemi numPrb'nin 0 olduğu varsayılır). IP, 0 (Meta Veri Bağlantı Noktalarını Devre Dışı Bırak), 32, 64, 96, 128 bitlik meta veri genişliklerini destekler. IP, paket başına tek bölümü destekler. Meta veriler, her paket için meta veri geçerli iddiasında yalnızca bir kez geçerlidir.

2.3. Oluşturulan IP File Yapı
Intel Quartus Prime Pro Edition yazılımı aşağıdaki IP çekirdek çıktısını üretir file yapı.
Tablo 7. Oluşturulan IP Files

File İsim	Tanım
<senin_ip'in>.ip	Platform Designer sistemi veya üst düzey IP varyasyonu file.senin_ip'in> IP varyasyonunuza verdiğiniz addır.
<senin_ip'in>.cmp	VHDL Bileşen Bildirimi (.cmp) file bir metindir file VHDL tasarımında kullanabileceğiniz yerel genel ve bağlantı noktası tanımlarını içeren files.
<senin_ip'in>.html	Bağlantı bilgilerini, bağlı olduğu her bir master'a göre her bir kölenin adresini gösteren bir hafıza haritasını ve parametre atamalarını içeren bir rapor.
<senin_ip'in>_nesil.rpt	IP veya Platform Tasarımcısı oluşturma günlüğü file. IP oluşturma sırasındaki mesajların bir özeti.
<senin_ip'in>.qgsimc	Artımlı rejenerasyonu desteklemek için simülasyon parametrelerini listeler.
<senin_ip'in>.qgsynthc	Artımlı rejenerasyonu desteklemek için sentez parametrelerini listeler.
<senin_ip'in>.qip	IP bileşenini Intel Quartus Prime yazılımına entegre etmek ve derlemek için IP bileşeni hakkında gerekli tüm bilgileri içerir.
<senin_ip'in>.sopcinfo	Platform Designer sisteminizdeki bağlantıları ve IP bileşeni parametrelendirmelerini açıklar. IP bileşenleri için yazılım sürücüleri geliştirirken gereksinimleri almak için içeriğini ayrıştırabilirsiniz. Nios® II takım zinciri gibi alt takımlar bunu kullanır file. .sopcinfo file ve sistem.h file Nios II araç zinciri için oluşturulan bilgiler, ikincil öğeye erişen her ana öğeye göre her ikincil öğe için adres eşleme bilgilerini içerir. Farklı ana bilgisayarlar, belirli bir ikincil bileşene erişmek için farklı bir adres haritasına sahip olabilir.
<senin_ip'in>.csv	IP bileşeninin yükseltme durumu hakkında bilgi içerir.
<senin_ip'in>.bsf	Bir Blok Sembolü File Intel Quartus Prime Blok Diyagramında kullanım için IP varyasyonunun (.bsf) temsili File(.bdf).
<senin_ip'in>.spd	Gerekli giriş file ip-make-simscript için desteklenen simülatörler için simülasyon komut dosyaları oluşturmak için. .spd file bir listesini içerir fileBaşlatabileceğiniz anılar hakkındaki bilgilerle birlikte simülasyon için oluşturulur.

<senin_ip'in>.ppf	Pin Planlayıcı File (.ppf), Pin Planlayıcı ile kullanılmak üzere oluşturulan IP bileşenleri için bağlantı noktası ve düğüm atamalarını saklar.
<senin_ip'in>_bb.v	Verilog kara kutusunu (_bb.v) kullanabilirsiniz file kara kutu olarak kullanılmak üzere boş bir modül bildirimi olarak.
<senin_ip'in>_inst.v veya _inst.vhd	HDL eskiampdosya örnekleme şablonu. Bunun içeriğini kopyalayıp yapıştırabilirsiniz file HDL'nize file IP varyasyonunu başlatmak için.
<senin_ip'in>.v veyasenin_ip'in>.vhd	HDL filesentez veya simülasyon için her bir alt modülü veya alt IP çekirdeğini başlatan s.
akıl hocası/	Bir simülasyonu kurmak ve çalıştırmak için bir ModelSim* betiği msim_setup.tcl içerir.
özet/vcs/ özet/vcsmx/	Bir VCS* simülasyonunu kurmak ve çalıştırmak için vcs_setup.sh kabuk betiğini içerir. Bir kabuk betiği vcsmx_setup.sh ve synopsys_ sim.setup içerir file Bir VCS MX* simülasyonu kurmak ve çalıştırmak için.
kadans/	Bir kabuk betiği ncsim_setup.sh ve diğer kurulumları içerir fileBir NCSIM* simülasyonu kurmak ve çalıştırmak için.
Aldec/	Aldec* simülasyonunu kurmak ve çalıştırmak için rivierapro_setup.sh kabuk betiğini içerir.
xselyum/	Bir kabuk betiği xcelium_setup.sh ve diğer ayarları içerir fileBir Xcelium* simülasyonu kurup çalıştırmak için.
alt modüller/	HDL içerir fileIP çekirdek alt modülleri içindir.
<alt IP çekirdekleri>/	Oluşturulan her alt IP çekirdek dizini için Platform Designer, synth/ ve sim/ alt dizinlerini oluşturur.

Fronthaul Sıkıştırma IP İşlevsel Açıklaması

Şekil 4. Fronthaul Sıkıştırma IP'si sıkıştırma ve açmayı içerir. Fronthaul Sıkıştırma IP Blok Şeması

Sıkıştırma ve Dekompresyon
Ön işleme bloğu bazlı bir bit kaydırma bloğu, 12 kaynak öğesinden (RE'ler) oluşan bir kaynak bloğu için optimum bit kaydırmalarını üretir. Blok, özellikle düşük frekanslı uygulamalar için nicemleme gürültüsünü azaltır.ampenginlikampLes. Dolayısıyla sıkıştırmanın getirdiği hata vektörü büyüklüğünü (EVM) azaltır. Sıkıştırma algoritması neredeyse güç değerinden bağımsızdır. Karmaşık girdileri varsayarsakamples x = x1 + jxQ'dur, kaynak bloğu için gerçek ve sanal bileşenlerin maksimum mutlak değeri:
Kaynak bloğu için maksimum mutlak değere sahip olan aşağıdaki denklem, o kaynak bloğuna atanan sola kaydırma değerini belirler:Burada bitWidth giriş bit genişliğidir.
IP, 8, 9, 10, 11, 12, 13, 14, 15, 16 sıkıştırma oranlarını destekler.
Mu-Yasası Sıkıştırma ve Açma
Algoritma, konuşma sıkıştırmasında yaygın olarak kullanılan Mu-law sıkıştırma tekniğini kullanır. Bu teknik, giriş sıkıştırılmamış sinyali x'i, yuvarlama ve bit kesme işleminden önce f(x) fonksiyonuna sahip bir sıkıştırıcıdan geçirir. Teknik, arayüz üzerinden sıkıştırılmış veri (y) gönderir. Alınan veriler bir genişletme fonksiyonundan geçer (bu, sıkıştırıcının tersi olan F-1(y). Teknik, sıkıştırılmamış verileri minimum niceleme hatasıyla yeniden üretir.
Denklem 1. Kompresör ve dekompresör fonksiyonları
Mu-law IQ sıkıştırma algoritması O-RAN spesifikasyonunu takip eder.
İlgili Bilgiler
O-RAN webalan
3.1. Ön Taşıma Sıkıştırma IP Sinyalleri
IP'yi bağlayın ve kontrol edin.
Saat ve Sıfırlama Arayüzü Sinyalleri=
Tablo 8. Saat ve Sıfırlama Arayüzü Sinyalleri

Sinyal Adı	Bit genişliği	Yön	Tanım
tx_clk	1	Giriş	Verici saati. Saat frekansı 390.625 Gbps için 25 MHz ve 156.25 Gbps için 10 MHz'dir. Tüm verici arayüz sinyalleri bu saatle senkronizedir.
rx_clk	1	Giriş	Alıcı saati. Saat frekansı 390.625 Gbps için 25 MHz ve 156.25 Gbps için 10 MHz'dir. Tüm alıcı arayüz sinyalleri bu saate göre senkronizedir.
csr_clk	1	Giriş	CSR arayüzü için saat. Saat frekansı 100 MHz'dir.

tx_rst_n	1	Giriş	Tx_clk ile senkronize verici arayüzü için aktif düşük sıfırlama.
rx_rst_n	1	Giriş	Rx_clk ile senkronize alıcı arayüzü için aktif düşük sıfırlama.
csr_rst_n	1	Giriş	Csr_clk ile senkronize CSR arayüzü için aktif düşük sıfırlama.

Aktarım Arayüzü Sinyallerini İletin
Tablo 9. İletim Aktarım Arayüzü Sinyalleri
Tüm sinyal türleri işaretsiz tam sayıdır.

Sinyal Adı	Bit genişliği	Yön	Tanım
tx_avst_source_valid	1	Çıktı	İddia edildiğinde, avst_source_data'da geçerli verilerin mevcut olduğunu gösterir.
tx_avst_source_data	64	Çıktı	UdCompParam, iS dahil PRB alanlarıample ve qSample. Sonraki bölümdeki PRB alanları, önceki bölümdeki PRB alanına birleştirilir.
tx_avst_source_startofpacket	1	Çıktı	Bir çerçevenin ilk baytını gösterir.
tx_avst_source_endofpacket	1	Çıktı	Bir çerçevenin son baytını gösterir.
tx_avst_source_ready	1	Giriş	İddia edildiğinde, taşıma katmanının verileri kabul etmeye hazır olduğunu gösterir. Bu arayüz için ReadyLatency = 0.
tx_avst_source_empty	3	Çıktı	avst_source_endofpacket belirtildiğinde avst_source_data'daki boş bayt sayısını belirtir.
tx_udcomphdr_o	8	Çıktı	Kullanıcı veri sıkıştırma başlık alanı. tx_avst_source_valid ile senkronize. Sıkıştırma yöntemini ve IQ bit genişliğini tanımlar Veri bölümündeki kullanıcı verileri için. • [7:4] : udIqGenişliği • udIqWidth=16 için 0, aksi halde udIqWidth'e eşittir e,g,: — 0000b, I ve Q'nun her birinin 16 bit genişliğinde olduğu anlamına gelir; — 0001b, I ve Q'nun her birinin 1 bit genişliğinde olduğu anlamına gelir; — 1111b, I ve Q'nun her birinin 15 bit genişliğinde olduğu anlamına gelir • [3:0] : udCompMeth — 0000b – sıkıştırma yok — 0001b – blok kayan nokta — 0011b – µ-yasası - diğerleri - gelecekteki yöntemler için ayrılmıştır.
tx_metadata_o	META VERİ_WIDTH	Çıktı	Kanal sinyalleri içinden geçer ve sıkıştırılmaz. tx_avst_source_valid ile senkronize. Yapılandırılabilir bit genişliği METADATA_WIDTH. Açtığınızda O-RAN uyumlu, başvurmak Tablo 13 sayfa 17.Kapattığınızda O-RAN uyumlu, bu sinyal yalnızca tx_avst_source_startofpacket 1 olduğunda geçerlidir. tx_metadata_o geçerli bir sinyale sahip değildir ve geçerli döngüyü belirtmek için tx_avst_source_valid'i kullanır. Seçtiğinizde kullanılamaz 0 Meta Veri Bağlantı Noktalarını Devre Dışı Bırak için Meta veri genişliği.

Taşıma Arayüzü Sinyallerini Alma
Tablo 10. Aktarım Arayüzü Sinyallerini Alma
Bu arayüzde geri basınç yok. Avalon akışı boş sinyali bu arayüzde gerekli değildir çünkü her zaman sıfırdır.

Sinyal Adı	Bit genişliği	Yön	Tanım
rx_avst_sink_valid	1	Giriş	İddia edildiğinde, avst_sink_data'da geçerli verilerin mevcut olduğunu gösterir. Bu arayüzde avst_sink_ready sinyali yok.
rx_avst_sink_data	64	Giriş	UdCompParam, iS dahil PRB alanlarıample ve qSample. Sonraki bölümdeki PRB alanları, önceki bölümdeki PRB alanına birleştirilir.
rx_avst_sink_startofpacket	1	Giriş	Bir çerçevenin ilk baytını gösterir.
rx_avst_sink_endofpacket	1	Giriş	Bir çerçevenin son baytını gösterir.
rx_avst_sink_error	1	Giriş	avst_sink_endofpacket ile aynı döngüde belirtildiğinde geçerli paketin bir hata paketi olduğunu belirtir
rx_udcomphdr_i	8	Giriş	Kullanıcı veri sıkıştırma başlık alanı. rx_metadata_valid_i ile senkronize. Bir veri bölümündeki kullanıcı verileri için sıkıştırma yöntemini ve IQ bit genişliğini tanımlar. • [7:4] : udIqGenişliği • udIqWidth=16 için 0, aksi takdirde udIqWidth'e eşittir. Örneğin — 0000b, I ve Q'nun her birinin 16 bit genişliğinde olduğu anlamına gelir; — 0001b, I ve Q'nun her birinin 1 bit genişliğinde olduğu anlamına gelir; — 1111b, I ve Q'nun her birinin 15 bit genişliğinde olduğu anlamına gelir • [3:0] : udCompMeth — 0000b – sıkıştırma yok — 0001b – kayan noktayı blokla — 0011b – µ-yasası - diğerleri - gelecekteki yöntemler için ayrılmıştır.
rx_metadata_i	META VERİ_WIDTH	Giriş	Sıkıştırılmamış kanal sinyalleri doğrudan geçişlidir. rx_metadata_i sinyalleri, rx_metadata_valid_i belirtildiğinde, rx_avst_sink_valid ile eşzamanlı olarak geçerlidir. Yapılandırılabilir bit genişliği METADATA_WIDTH. Açtığınızda O-RAN uyumlu, başvurmak Masa 15 18. sayfada. Kapattığınızda O-RAN uyumlu, bu rx_metadata_i sinyali yalnızca hem rx_metadata_valid_i hem de rx_avst_sink_startofpacket 1'e eşit olduğunda geçerlidir. Seçtiğinizde kullanılamaz 0 Meta Veri Bağlantı Noktalarını Devre Dışı Bırak için Meta veri genişliği.
rx_metadata_valid_i	1	Giriş	Üstbilgilerin (rx_udcomphdr_i ve rx_metadata_i) geçerli olduğunu belirtir. rx_avst_sink_valid ile senkronize. Zorunlu sinyal. O-RAN geriye dönük uyumluluk için, IP'nin geçerli ortak başlık IE'leri ve yinelenen bölüm IE'leri varsa rx_metadata_valid_i değerini belirtin. rx_avst_sink_data'da yeni bölüm fiziksel kaynak bloğu (PRB) alanları sağlarken, rx_metadata_i girişinde rx_metadata_valid_i ile birlikte yeni bölüm IE'leri sağlayın.

Uygulama Arayüzü Sinyallerini İletin
Tablo 11. Uygulama Arayüzü Sinyallerinin İletilmesi

Sinyal Adı	Bit genişliği	Yön	Tanım
tx_avst_sink_valid	1	Giriş	İddia edildiğinde, bu arayüzde geçerli PRB alanlarının mevcut olduğunu gösterir. Akış modunda çalışırken, paketin başlangıcı ile paketin sonu arasında geçerli bir sinyal iddiasının kaldırılmasının olmadığından emin olun. Bunun tek istisnası, hazır sinyalinin onaylanmasıdır.
tx_avst_sink_data	128	Giriş	Ağ bayt sırasına göre uygulama katmanından gelen veriler.
tx_avst_sink_startofpacket	1	Giriş	Bir paketin ilk PRB baytını belirtin
tx_avst_sink_endofpacket	1	Giriş	Bir paketin son PRB baytını belirtin
tx_avst_sink_ready	1	Çıktı	İddia edildiğinde O-RAN IP'nin uygulama arayüzünden veri kabul etmeye hazır olduğunu gösterir. ReadyLatency = bu arayüz için 0
tx_udcomphdr_i	8	Giriş	Kullanıcı veri sıkıştırma başlık alanı. tx_avst_sink_valid ile senkronizedir. Bir veri bölümündeki kullanıcı verileri için sıkıştırma yöntemini ve IQ bit genişliğini tanımlar. • [7:4] : udIqGenişliği • udIqWidth=16 için 0, aksi halde udIqWidth'e eşittir. Örneğin — 0000b, I ve Q'nun her birinin 16 bit genişliğinde olduğu anlamına gelir; — 0001b, I ve Q'nun her birinin 1 bit genişliğinde olduğu anlamına gelir; — 1111b, I ve Q'nun her birinin 15 bit genişliğinde olduğu anlamına gelir • [3:0] : udCompMeth — 0000b – sıkıştırma yok — 0001b – blok kayan nokta — 0011b – µ-yasası - diğerleri - gelecekteki yöntemler için ayrılmıştır.
tx_metadata_i	META VERİ_WIDTH	Giriş	Kanal sinyalleri içinden geçer ve sıkıştırılmaz. tx_avst_sink_valid ile senkronizedir. Yapılandırılabilir bit genişliği METADATA_WIDTH. Açtığınızda O-RAN uyumlu, başvurmak Masa 13 17. sayfada. Kapattığınızda O-RAN uyumlu, bu sinyal yalnızca tx_avst_sink_startofpacket 1'e eşit olduğunda geçerlidir. tx_metadata_i'nin geçerli sinyali yok ve kullanımları var Geçerli döngüyü belirtmek için tx_avst_sink_valid. Seçtiğinizde kullanılamaz 0 Meta Veri Bağlantı Noktalarını Devre Dışı Bırak için Meta veri genişliği.

Uygulama Arayüzü Sinyallerini Alma
Tablo 12. Uygulama Arayüzü Sinyallerini Alma

Sinyal Adı	Bit genişliği	Yön	Tanım
rx_avst_source_valid	1	Çıktı	İddia edildiğinde, bu arayüzde geçerli PRB alanlarının mevcut olduğunu gösterir. Bu arayüzde avst_source_ready sinyali yok.
rx_avst_source_data	128	Çıktı	Veriler ağ bayt sırasına göre uygulama katmanına gönderilir.
rx_avst_source_startofpacket	1	Çıktı	Bir paketin ilk PRB baytını gösterir
rx_avst_source_endofpacket	1	Çıktı	Bir paketin son PRB baytını gösterir
rx_avst_source_error	1	Çıktı	Paketlerin hata içerdiğini gösterir
rx_udcomphdr_o	8	Çıktı	Kullanıcı veri sıkıştırma başlık alanı. rx_avst_source_valid ile senkronize. Bir veri bölümündeki kullanıcı verileri için sıkıştırma yöntemini ve IQ bit genişliğini tanımlar. • [7:4] : udIqGenişliği • udIqWidth=16 için 0, aksi takdirde udIqWidth'e eşittir. Örneğin — 0000b, I ve Q'nun her birinin 16 bit genişliğinde olduğu anlamına gelir; — 0001b, I ve Q'nun her birinin 1 bit genişliğinde olduğu anlamına gelir; — 1111b, I ve Q'nun her birinin 15 bit genişliğinde olduğu anlamına gelir • [3:0] : udCompMeth — 0000b – sıkıştırma yok — 0001b – blok kayan nokta (BFP) — 0011b – µ-yasası - diğerleri - gelecekteki yöntemler için ayrılmıştır.
rx_metadata_o	META VERİ_WIDTH	Çıktı	Sıkıştırılmamış kanal sinyalleri doğrudan geçişlidir. rx_metadata_o sinyalleri, rx_metadata_valid_o belirtildiğinde, rx_avst_source_valid ile eşzamanlı olarak geçerlidir. Yapılandırılabilir bit genişliği METADATA_WIDTH. Açtığınızda O-RAN uyumlu, başvurmak Tablo 14 18. sayfada. Kapattığınızda O-RAN uyumlu, rx_metadata_o yalnızca rx_metadata_valid_o 1'e eşit olduğunda geçerlidir. Seçtiğinizde kullanılamaz 0 Meta Veri Bağlantı Noktalarını Devre Dışı Bırak için Meta veri genişliği.
rx_metadata_valid_o	1	Çıktı	Başlıkların (rx_udcomphdr_o ve rx_metadata_o) geçerlidir. rx_metadata_valid_o, rx_metadata_o geçerli olduğunda, rx_avst_source_valid ile eşzamanlı olarak ileri sürülür.

O-RAN Geriye Dönük Uyumluluk için Meta Veri Eşleme
Tablo 13. tx_metadata_i 128 bit giriş

Sinyal Adı	Bit genişliği	Yön	Tanım	Meta Veri Eşleme
Rezerve	16	Giriş	Rezerve.	tx_metadata_i[127:112]
tx_u_size	16	Giriş	Akış modu için bayt cinsinden U düzlemi paket boyutu.	tx_metadata_i[111:96]
tx_u_seq_id	16	Giriş	eCPRI aktarım başlığından çıkarılan paketin SeqID'si.	tx_metadata_i[95:80]
tx_u_pc_id	16	Giriş	eCPRI aktarımı ve RoEflowId için PCID Ethernet üzerinden radyo (RoE) aktarımı için.	tx_metadata_i[79:64]
Rezerve	4	Giriş	Rezerve.	tx_metadata_i[63:60]
tx_u_dataDirection	1	Giriş	gNB veri yönü. Değer aralığı: {0b=Rx (yani yükleme), 1b=Tx (yani indirme)}	tx_metadata_i[59]
tx_u_filterIndex	4	Giriş	IQ verileri ile hava arayüzü arasında kullanılacak kanal filtresine bir indeks tanımlar. Değer aralığı: {0000b-1111b}	tx_metadata_i[58:55]
tx_u_frameId	8	Giriş	10 ms'lik kareler için bir sayaç (sarma süresi 2.56 saniye), özellikle kareId= kare numarası modulo 256. Değer aralığı: {0000 0000b-1111 1111b}	tx_metadata_i[54:47]
tx_u_subframeId	4	Giriş	1 ms'lik çerçeve içindeki 10 ms'lik alt çerçeveler için bir sayaç. Değer aralığı: {0000b-1111b}	tx_metadata_i[46:43]
tx_u_slotID	6	Giriş	Bu parametre, 1 ms'lik bir alt çerçeve içindeki yuva numarasıdır. Bir alt çerçevedeki tüm yuvalar bu parametreyle sayılır. Değer aralığı: {00 0000b-00 1111b=slotID, 01 0000b-11 1111b=Ayrılmış}	tx_metadata_i[42:37]
tx_u_symbolid	6	Giriş	Bir yuva içindeki sembol numarasını tanımlar. Değer aralığı: {00 0000b-11 1111b}	tx_metadata_i[36:31]
tx_u_sectionId	12	Giriş	BölümID, U-düzlemi veri bölümlerini verilerle ilişkili karşılık gelen C-düzlemi mesajına (ve Bölüm Türüne) eşler. Değer aralığı: {0000 0000 0000b-11111111 1111b}	tx_metadata_i[30:19]
tx_u_rb	1	Giriş	Kaynak bloğu göstergesi. Her kaynak bloğunun mu yoksa diğer tüm kaynak bloklarının mı kullanıldığını belirtin. Değer aralığı: {0b=kullanılan her kaynak bloğu; 1b=kullanılan diğer tüm kaynak blokları}	tx_metadata_i[18]
tx_u_startPrb	10	Giriş	Kullanıcı düzlemi veri bölümünün başlangıç ​​PRB'si. Değer aralığı: {00 0000 0000b-11 1111 1111b}	tx_metadata_i[17:8]
tx_u_numPrb	8	Giriş	Kullanıcı düzlemi veri bölümünün geçerli olduğu PRB'leri tanımlayın.	tx_metadata_i[7:0]

			Değer aralığı: {0000 0001b-1111 1111b, 0000 0000b = belirtilen alt taşıyıcı aralığındaki (SCS) ve taşıyıcı bant genişliğindeki tüm PRB'ler }
tx_u_udCompHdr	8	Giriş	Bir veri bölümündeki kullanıcı verilerinin sıkıştırma yöntemini ve IQ bit genişliğini tanımlayın. Değer aralığı: {0000 0000b-1111 1111b}	Yok (tx_udcomphdr_i)

Tablo 14. rx_metadata_valid_i/o

Sinyal Adı	Bit genişliği	Yön	Tanım	Meta Veri Eşleme
rx_sec_hdr_valid	1	Çıktı	rx_sec_hdr_valid 1 olduğunda U düzlemi bölümü veri alanları geçerlidir. Ortak başlık IE'leri, avst_sink_u_startofpacket ve avst_sink_u_valid ile eşzamanlı olarak rx_sec_hdr_valid belirtildiğinde geçerlidir. Tekrarlanan bölüm IE'leri, avst_sink_u_valid ile eşzamanlı olarak rx_sec_hdr_valid belirtildiğinde geçerlidir. Avst_sink_u_data'da yeni bölüm PRB alanları sağlarken, rx_sec_hdr_valid'in belirtildiği yeni bölüm IE'lerini sağlayın.	rx_metadata_valid_o

Tablo 15. rx_metadata_o 128 bit çıkış

Sinyal Adı	Bit genişliği	Yön	Tanım	Meta Veri Eşleme
Rezerve	32	Çıktı	Rezerve.	rx_metadata_o[127:96]
rx_u_seq_id	16	Çıktı	eCPRI aktarım başlığından çıkarılan paketin SeqID'si.	rx_metadata_o[95:80]
rx_u_pc_id	16	Çıktı	eCPRI aktarımı için PCID ve RoE aktarımı için RoEflowId	rx_metadata_o[79:64]
rezerve	4	Çıktı	Rezerve.	rx_metadata_o[63:60]
rx_u_dataDirection	1	Çıktı	gNB veri yönü. Değer aralığı: {0b=Rx (yani yükleme), 1b=Tx (yani indirme)}	rx_metadata_o[59]
rx_u_filterIndex	4	Çıktı	IQ verileri ile hava arayüzü arasında kullanılacak kanal filtresine bir indeks tanımlar. Değer aralığı: {0000b-1111b}	rx_metadata_o[58:55]
rx_u_frameId	8	Çıktı	10 ms'lik kareler için bir sayaç (sarma süresi 2.56 saniye), özellikle kareId= kare numarası modulo 256. Değer aralığı: {0000 0000b-1111 1111b}	rx_metadata_o[54:47]
rx_u_subframeId	4	Çıktı	1 ms'lik çerçeve içindeki 10 ms'lik alt çerçeveler için bir sayaç. Değer aralığı: {0000b-1111b}	rx_metadata_o[46:43]
rx_u_slotID	6	Çıktı	1 ms'lik bir alt çerçeve içindeki yuva numarası. Bir alt çerçevedeki tüm yuvalar bu parametreyle sayılır. Değer aralığı: {00 0000b-00 1111b=slotID, 01 0000b-111111b=Ayrılmış}	rx_metadata_o[42:37]
rx_u_symbolid	6	Çıktı	Bir yuva içindeki sembol numarasını tanımlar. Değer aralığı: {00 0000b-11 1111b}	rx_metadata_o[36:31]

rx_u_sectionId	12	Çıktı	BölümID, U-düzlemi veri bölümlerini verilerle ilişkili karşılık gelen C-düzlemi mesajına (ve Bölüm Türüne) eşler. Değer aralığı: {0000 0000 0000b-1111 1111 1111b}	rx_metadata_o[30:19]
rx_u_rb	1	Çıktı	Kaynak bloğu göstergesi. Her kaynak bloğunun mu yoksa diğer tüm kaynakların mı kullanıldığını gösterir. Değer aralığı: {0b=kullanılan her kaynak bloğu; 1b=kullanılan diğer tüm kaynak blokları}	rx_metadata_o[18]
rx_u_startPrb	10	Çıktı	Kullanıcı düzlemi veri bölümünün başlangıç ​​PRB'si. Değer aralığı: {00 0000 0000b-11 1111 1111b}	rx_metadata_o[17:8]
rx_u_numPrb	8	Çıktı	Kullanıcı düzlemi veri bölümünün geçerli olduğu PRB'leri tanımlar. Değer aralığı: {0000 0001b-1111 1111b, 0000 0000b = belirtilen SCS ve taşıyıcı bant genişliğindeki tüm PRB'ler }	rx_metadata_o[7:0]
rx_u_udCompHdr	8	Çıktı	Bir veri bölümündeki kullanıcı verilerinin sıkıştırma yöntemini ve IQ bit genişliğini tanımlar. Değer aralığı: {0000 0000b-1111 1111b}	Yok (rx_udcomphdr_o)

CSR Arayüzü Sinyalleri
Tablo 16. CSR Arayüzü Sinyalleri

Sinyal Adı	Bit Genişliği	Yön	Tanım
csr_address	16	Giriş	Yapılandırma kayıt adresi.
csr_write	1	Giriş	Yapılandırma kaydı yazma etkinleştirmesi.
csr_writedata	32	Giriş	Yapılandırma kaydı yazma verileri.
csr_readdata	32	Çıktı	Yapılandırma kaydı verileri okur.
csr_read	1	Giriş	Yapılandırma kaydı okuma etkinleştirmesi.
csr_readdatavalid	1	Çıktı	Yapılandırma kaydı okuma verileri geçerli.
csr_waitrequest	1	Çıktı	Yapılandırma kaydı bekleme isteği.

Fronthaul Sıkıştırma IP Kayıtları

Kontrol ve durum arayüzü aracılığıyla ön taşıyıcı sıkıştırma işlevselliğini kontrol edin ve izleyin.
Tablo 17. Kayıt Haritası

CSR_ADDRESS (Kelime Dengesi)	Kayıt Adı
0x0	sıkıştırma_modu
0x1	tx_error
0x2	rx_error

Tablo 18. sıkıştırma_modu Kaydı

Bit Genişliği	Tanım	Erişim	Donanım Sıfırlama Değeri
31:9	Rezerve	RO	0x0
8:8	Fonksiyonel mod: • 1'b0 statik sıkıştırma modudur • 1'b1 dinamik sıkıştırma modudur	RW	0x0
7:0	Statik kullanıcı veri sıkıştırma başlığı: • 7:4 udIqWidth'tir — 4'b0000 16 bittir — 4'b1111 15 bittir -: — 4'b0001 1 bittir • 3:0 udCompMeth'tir — 4'b0000 sıkıştırma yok — 4'b0001 blok kayan noktasıdır — 4'b0011 µ-yasası • Diğerleri saklıdır	RW	0x0

Tablo 19. tx Hata Kaydı

Bit Genişliği	Tanım	Erişim	Donanım Sıfırlama Değeri
31:2	Rezerve	RO	0x0
1:1	Geçersiz IqWidth. IP, geçersiz veya desteklenmeyen Iqwidth tespit ederse Iqwidth'i 0'a (16 bit Iqwidth) ayarlar.	RW1C	0x0
0:0	Geçersiz sıkıştırma yöntemi. IP paketi bırakır.	RW1C	0x0

Tablo 20. rx Hata Kaydı

Bit Genişliği	Tanım	Erişim	Donanım Sıfırlama Değeri
31:8	Rezerve	RO	0x0
1:1	Geçersiz IqWidth. IP paketi bırakır.	RW1C	0x0
0:0	Geçersiz sıkıştırma yöntemi. IP, sıkıştırma yöntemini aşağıdaki varsayılan desteklenen sıkıştırma yöntemine ayarlar: • Yalnızca blok kayan nokta etkinleştirildi: varsayılan olarak blok kayan nokta. • Yalnızca μ-yasası etkinleştirildi: varsayılan olarak μ-yasası. • Hem blok kayan nokta hem de μ kanunu etkinleştirildi: varsayılan olarak blok kayan nokta.	RW1C	0x0

Fronthaul Sıkıştırma Intel FPGA IP Kullanıcı Kılavuzu Arşivi

Bu belgenin en son ve önceki sürümleri için şu adrese bakın: Fronthaul Compression Intel FPGA IP Kullanıcı Kılavuzu. Bir IP veya yazılım sürümü listelenmiyorsa önceki IP veya yazılım sürümüne ait kullanım kılavuzu geçerli olur.

Fronthaul Sıkıştırma Intel FPGA IP Kullanıcı Kılavuzu için Belge Revizyon Geçmişi

Belge Sürümü	Intel Quartus Prime Sürümü	IP Sürümü	Değişiklikler
2022.08.08	21.4	1.0.1	Meta veri genişliği 0 ila 0 arasında düzeltildi (Meta Veri Bağlantı Noktalarını Devre Dışı Bırak).
2022.03.22	21.4	1.0.1	• Değiştirilen sinyal açıklamaları: — tx_avst_sink_data ve tx_avst_source_data — rx_avst_sink_data ve rx_avst_source_data • Katma Cihazın Desteklediği Hız Dereceleri masa • Katma Performans ve Kaynak Kullanımı
2021.12.07	21.3	1.0.0	Sipariş kodu güncellendi.
2021.11.23	21.3	1.0.0	İlk sürüm.

Intel Kurumu. Tüm hakları Saklıdır. Intel, Intel logosu ve diğer Intel markaları, Intel Corporation'ın veya yan kuruluşlarının ticari markalarıdır. Intel, FPGA ve yarı iletken ürünlerinin Intel'in standart garantisine uygun olarak mevcut teknik özelliklere göre performansını garanti eder, ancak herhangi bir zamanda herhangi bir bildirimde bulunmaksızın herhangi bir ürün ve hizmette değişiklik yapma hakkını saklı tutar. Intel, yazılı olarak açıkça kabul etmedikçe, burada açıklanan herhangi bir bilgi, ürün veya hizmetin uygulanmasından veya kullanılmasından kaynaklanan hiçbir sorumluluk veya yükümlülük kabul etmez. Intel müşterilerinin, yayınlanmış herhangi bir bilgiye güvenmeden ve ürün veya hizmet siparişi vermeden önce cihaz özelliklerinin en son sürümünü edinmeleri önerilir. *Diğer adlar ve markalar başkalarının mülkiyetinde olabilir.

Çevrimiçi sürüm
Geri bildirim gönder
Kimlik: 709301
UG-20346
Sürüm: 2022.08.08
ISO 9001: 2015 Kayıtlı

Belgeler / Kaynaklar

	Intel Fronthaul Sıkıştırma FPGA IP'si [pdf] Kullanıcı Kılavuzu Fronthaul Sıkıştırma FPGA IP, Fronthaul, Sıkıştırma FPGA IP, FPGA IP
	Intel Fronthaul Sıkıştırma FPGA IP'si [pdf] Kullanıcı Kılavuzu UG-20346, 709301, Fronthaul Sıkıştırma FPGA IP, Fronthaul FPGA IP, Sıkıştırma FPGA IP, FPGA IP

Referanslar

• Kullanıcı Kılavuzu