intel F-Tile CPRI PHY FPGA IP Design Example
Rapida Komenca Gvidilo
La F-Tile CPRI PHY Intel® FPGA IP-kerno disponigas simulan testbenkon kaj aparatardezajnon ekzample kiu subtenas kompilon kaj aparatartestadon. Kiam vi generas la dezajnon ekzample, la parametra redaktilo aŭtomate kreas la filenecesas simuli, kompili kaj testi la dezajnon en aparataro.
Intel ankaŭ disponigas nur kompilon eksample projekto, kiun vi povas uzi por rapide taksi IP-kernan areon kaj tempon.
La F-Tile CPRI PHY Intel FPGA IP-kerno disponigas la kapablon generi dezajnon ekzamples por ĉiuj subtenataj kombinaĵoj de nombro da CPRI-kanaloj kaj CPRI-liniaj bitrapidecoj. La testbenko kaj dezajno ekzampLe subtenas multajn parametrajn kombinaĵojn de la F-Tile CPRI PHY Intel FPGA IP-kerno.
Figuro 1. Evoluaj Paŝoj por la Dezajno Ekzample
Rilataj Informoj
- F-Tile CPRI PHY Intel FPGA IP User Guide
- Por detalaj informoj pri F-kahelo CPRI PHY IP.
- F-Tile CPRI PHY Intel FPGA IP Eldonaj Notoj
- La IP-Eldonaj Notoj listigas IP-ŝanĝojn en aparta eldono.
Postuloj pri aparataro kaj programaro
Por testi la eksample dezajno, uzu la sekvan aparataron kaj programaron:
- Programaro Intel Quartus® Prime Pro Edition
- Sistemkonzolo
- Subtenataj Simuliloj:
- Sinopsio* VCS*
- Synopsys VCS MX
- Siemens* EDA ModelSim* SE aŭ Questa*— Questa-Intel FPGA Edition
Generante la Dezajnon
Figuro 2. Proceduro
Figuro 3. Ekzample Dezajna langeto en IP-Parametro-Redaktilo
Por krei projekton Intel Quartus Prime Pro Edition:
- En la Intel Quartus Prime Pro Edition, alklaku File ➤ Nova Projekta Sorĉisto por krei novan projekton Quartus Prime, aŭ File ➤ Malfermu Projekton por malfermi ekzistantan projekton Intel Quartus Prime. La sorĉisto petas vin specifi aparaton.
- Indiku la aparato-familion Agilex (I-serio) kaj elektu aparaton kiu plenumas ĉiujn ĉi tiujn postulojn:
- Dissendila kahelo estas F-kahelo
- Transceiver-rapidecgrado estas -1 aŭ -2
- Kerna rapidecgrado estas -1 aŭ -2 aŭ -3
- Klaku Fini.
Sekvu ĉi tiujn paŝojn por generi la F-Tile CPRI PHY Intel FPGA IP-aparataro-dezajno ekzample kaj testbenko:
- En la IP Katalogo, lokalizu kaj elektu F-Tile CPRI PHY Intel FPGA IP. Aperas la fenestro Nova IP Vario.
- Indiku plej altan nomon por via kutima IP-vario. La parametra redaktilo konservas la IP-variajn agordojn en a file nomita .ip.
- Klaku OK. La parametra redaktilo aperas.
- Sur la IP-langeto, specifu la parametrojn por via IP-kernvario.
- Sur la Eksample Dezajno langeto, sub Ekzample Dezajno Files, elektu la opcion Simulado por generi la testbenkon kaj la nur-kompilan projekton. Elektu la Sintezon-opcion por generi la aparatan dezajnon ekzample. Vi devas elekti almenaŭ unu el la ebloj de Simulado kaj Sintezo por generi la dezajnon ekzample.
- Sur la Eksample Dezajno langeto, sub Generated HDL Format, elektu Verilog HDL aŭ VHDL. Se vi elektas VHDL, vi devas simuli la testbenkon per mikslingva simulilo. La aparato sub testo en la eks_ dosierujo estas VHDL-modelo, sed la ĉefa testbenko file estas Sistemo Verilog file.
- Alklaku la Genera Example Dezajno butono. La Elektita Ekzampla fenestro de Design Directory aperas.
- Se vi volas modifi la dezajnon ekzample-dosierujo vojo aŭ nomo de la defaŭltaj montrataj (cpriphy_ftile_0_example_design), foliumu al la nova vojo kaj tajpu la novan dezajnon ekzample dosierujo nomo (ample_dir>).
Dosierujo Strukturo
La F-Tile CPRI PHY Intel FPGA IP-kerndezajno ekzample file dosierujoj enhavas la jenajn generitajn files por la dezajno ekzample.
Figuro 4. Dosierujo-Strukturo de la Generita Ekzample Dezajno
Tablo 1. Testbenko File Priskriboj
| File Nomoj | Priskribo |
| Ŝlosila Testbenko kaj Simulado Files | |
| <design_example_dir>/ ekzample_testbench/basic_avl_tb_top.sv | Altnivela testbenko file. La testbenko instancas la DUT-envolvaĵon kaj prizorgas Verilog HDL-taskojn por generi kaj akcepti pakaĵojn. |
| <design_example_dir>/ ekzample_testbench/ cpriphy_ftile_wrapper.sv | DUT-envolvaĵo kiu instantiigas DUT kaj aliajn testbenkkomponentojn. |
| Testbenkaj Skriptoj (1) | |
| <design_example_dir>/ ekzample_testbench/run_vsim.do | La Siemens EDA ModelSim SE aŭ Questa aŭ Questa-Intel FPGA Edition-skripto por ruli la testbenkon. |
| <design_example_dir>/ ekzample_testbench/run_vcs.sh | La Synopsys VCS-skripto por ruli la testbenkon. |
| <design_example_dir>/ ekzample_testbench/run_vcsmx.sh | La Synopsys VCS MX-skripto (kombinita Verilog HDL kaj SystemVerilog kun VHDL) por ruli la testbenkon. |
Ignoru ajnan alian simulilan skripton en laample_dir>/ekzample_testbench/ dosierujo.
Tabelo 2. Aparataro Dezajno Ekzample File Priskriboj
| File Nomoj | Priskriboj |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf | Projekto Intel Quartus Prime file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf | Agordo de projekto Intel Quartus Prime file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc | Synopsys Dezajnaj Limoj files. Vi povas kopii kaj modifi ĉi tiujn files por via propra dezajno Intel Agilex™. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v | Altnivela Verilog HDL-dezajno ekzample file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv | DUT-envolvaĵo kiu instantiigas DUT kaj aliajn testbenkkomponentojn. |
| <design_example_dir>/hardware_test_design/hwtest_sl/main_script.tcl | Ĉefa file por aliri Sistemkonzolon. |
Simulante la Dezajnon Ekzample Testbench
Figuro 5. Proceduro
Sekvu ĉi tiujn paŝojn por simuli la testbenkon:
- Ĉe la komanda prompto, ŝanĝu al la testbenka simuladosierujoample_dir>/ekzample_testbench. kd /ekzample_testbench
- Rulu quartus_tlg sur la generita projekto file: quartus_tlg cpriphy_ftile_hw
- Rulu ip-setup-simulation: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
- Rulu la simulan skripton por la subtenata simulilo de via elekto. La skripto kompilas kaj funkciigas la testbenkon en la simulilo. Riferu al la tabelo Paŝoj por Simuli la Testbenkon.
- Analizu la rezultojn. La sukcesa testbenko ricevis kvin hiperkadrojn, kaj montras "PASSED".
Tablo 3. Paŝoj por Simuli la Testbenkon en Synopsys VCS* Simulilo
| Simulilo | Instrukcioj | |
| VCS | En la komandlinio, tajpu: | |
| sh run_vcs.sh | ||
| daŭrigis… | ||
| Simulilo | Instrukcioj | |
| VCS MX | En la komandlinio, tajpu: | |
| sh run_vcsmx.sh | ||
| ModelSim SE aŭ Questa aŭ Questa-Intel FPGA Edition | En la komandlinio, tajpu: | |
| vsim -do run_vsim.do | ||
| Se vi preferas simuli sen aperigi la GUI, tajpu: | ||
| vsim -c -do run_vsim.do | ||
La sekva sampla eligo ilustras sukcesan simulan teston por 24.33024 Gbps kun 4 CPRI-kanaloj:
Kompilante la Kompil-Nur-Projekton
Por kompili la nur-kompilon ekzample projekto, sekvu ĉi tiujn paŝojn:
- Certigu kompildezajnon ekzampla generacio estas kompleta.
- En la programaro Intel Quartus Prime Pro Edition, malfermu la projekton Intel Quartus Prime Pro Editionample_dir>/compilation_test_design/cpriphy_ftile.qpf.
- En la Pretigo-menuo, alklaku Komencu Kompiladon.
- Post sukcesa kompilo, raportoj pri tempo kaj por uzado de rimedoj disponeblas en via sesio de Intel Quartus Prime Pro Edition.
Rilataj Informoj
Bloko-Bazitaj Dezajnaj Fluoj
Kompilado kaj Agordo de la Dezajno Ekzample en Aparataro
Por kompili la aparatardezajnon ekzample kaj agordu ĝin sur via Intel Agilex-aparato, sekvu ĉi tiujn paŝojn:
- Certigu aparatardezajnon ekzampla generacio estas kompleta.
- En la programaro Intel Quartus Prime Pro Edition, malfermu la projekton Intel Quartus Primeample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf.
- Redaktu la .qsf file por atribui pinglojn bazitajn sur via aparataro.
- En la Pretigo-menuo, alklaku Komencu Kompiladon.
- Post sukcesa kompilo, .sof file estas havebla enample_dir>/hardware_test_design/output_files dosierujo.
Sekvu ĉi tiujn paŝojn por programi la aparatardezajnon ekzample sur la Intel Agilex-aparato:
- Konektu Intel Agilex I-serio Transceiver Signal Integrity Development Kit al la gastiga komputilo.
Noto: La evolukompleto estas antaŭprogramita kun la ĝustaj horloĝfrekvencoj defaŭlte. Vi ne bezonas uzi la aplikaĵon Clock Control por agordi la frekvencojn. - En la menuo Iloj, alklaku Programisto.
- En la Programisto, alklaku Aparataro.
- Elektu programan aparaton.
- Certigu, ke Reĝimo estas agordita al JTAG.
- Elektu la Intel Agilex-aparaton kaj alklaku Aldoni Aparato. La Programisto montras blokodiagramon de la konektoj inter la aparatoj sur via tabulo.
- En la vico kun via .sof, marku la skatolon por la .sof.
- Marku la skatolon en la kolumno Programo/Agordu.
- Klaku Komencu.
Rilataj Informoj
- Bloko-Bazitaj Dezajnaj Fluoj
- Programado de Intel FPGA-Aparatoj
- Analizado kaj Sencimigado de Desegnoj kun Sistema Konzolo
Testante la Aparataro-Dezajno Ekzample
Post kiam vi kompilas la F-Tile CPRI PHY Intel FPGA IP-kerndezajnon ekzample kaj agordi ĝin sur via Intel Agilex-aparato, vi povas uzi la Sistemkonzolon por programi la IP-kernon kaj ĝiajn PHY IP-kernregistrojn.
Por ŝalti la Sistemkonzolon kaj testi la aparatardezajnon ekzample, sekvu ĉi tiujn paŝojn:
- Post la aparataro dezajno ekzample estas agordita sur la Intel Agilex-aparato, en la programaro Intel Quartus Prime Pro Edition, en la menuo Iloj, alklaku Sistemajn Sencimigajn Ilojn ➤ Sistemkonzolo.
- En la panelo Tcl Console, tajpu cd hwtest por ŝanĝi dosierujonample_dir>/hardware_test_design/hwtest_sl.
- Tajpu fonton main_script.tcl por malfermi konekton al la JTAG majstri kaj komenci la teston.
Dezajno Ekzample Priskribo
La dezajno ekzample pruvas la bazan funkcion de la F-Tile CPRI PHY Intel FPGA IP-kerno. Vi povas generi la dezajnon de la Eksample Dezajno langeto en la F-Tile CPRI PHY Intel FPGA IP-parametroredaktilo.
Por generi la dezajnon ekzample, vi unue devas agordi la parametrajn valorojn por la IP-kernvario, kiun vi intencas generi en via fina produkto. Vi povas elekti generi la dezajnon ekzample kun aŭ sen la funkcio RS-FEC. La RS-FEC-trajto disponeblas kun 10.1376, 12.1651 kaj 24.33024 Gbps CPRI-liniaj bitrapidecoj.
Tablo 4. F-Tile CPRI PHY Intel FPGA IP Core Feature Matrix
| CPRI-Linia Bitrapideco (Gbps) | Subteno RS-FEC | Referenca Horloĝo (MHz) | Subteno pri Determinisma Latencia |
| 1.2288 | Ne | 153.6 | Jes |
| 2.4576 | Ne | 153.6 | Jes |
| 3.072 | Ne | 153.6 | Jes |
| 4.9152 | Ne | 153.6 | Jes |
| 6.144 | Ne | 153.6 | Jes |
| 9.8304 | Ne | 153.6 | Jes |
| 10.1376 | Kun kaj Sen | 184.32 | Jes |
| 12.1651 | Kun kaj Sen | 184.32 | Jes |
| 24.33024 | Kun kaj Sen | 184.32 | Jes |
Karakterizaĵoj
- Generu la dezajnon ekzample kun RS-FEC trajto
- Bazaj pakaj kontrolaj kapabloj inkluzive de rondvetura latencia kalkulo
Simulado Dezajno Ekzample
La F-Tile CPRI PHY Intel FPGA IP-dezajno ekzample generas simulan testbenkon kaj simuladon files, kiu instantias la F-Tile CPRI PHY Intel FPGA IP-kernon kiam vi elektas la opcion Simulado.
Figuro 6. Blokdiagramo por 10.1316, 12.1651, kaj 24.33024 Gbps (kun kaj sen RS-FEC) Liniaj Tarifoj
Figuro 7. Blokdiagramo por 1.228, 2.4576, 3.072, 4.9152, 6.144, kaj 9.8304 Gbps Linia Rapido
En ĉi tiu dezajno ekzample, la simulada testbenko provizas bazajn funkciojn kiel ekfunkciigo kaj atendi ŝlosi, transdoni kaj ricevi pakaĵojn.
La sukcesa testkuro montras produktaĵon konfirmante la sekvan konduton:
- La klienta logiko restarigas la IP-kernon.
- La klientlogiko atendas la RX-datenpadan paraleligon.
- La klientlogiko elsendas hiperkadrojn sur la TX MII-interfaco kaj atendas ke kvin hiperkadroj por estus ricevitaj sur RX MII-interfaco. Hiperkadroj estas elsenditaj kaj ricevitaj sur MII-interfaco laŭ la CPRI v7.0-specifoj.
Notu: La CPRI-dezajnoj kiuj celas 1.2, 2.4, 3, 4.9, 6.1, kaj 9.8 Gbps liniorapidecon uzas 8b/10b interfacon kaj la dezajnoj kiuj celas 10.1, 12.1 kaj 24.3 Gbps (kun kaj sen RS-FEC) uzas MII-interfacon. Ĉi tiu dezajno ekzample inkluzivas rondveturan nombrilon por kalkuli la rondveturan latentecon de TX al RX. - La klienta logiko legas la rondveturan latencia valoron kaj kontrolas la enhavon kaj korektecon de la hiperframoj-datumoj sur la RX MII-flanko post kiam la nombrilo kompletigas la rondveturan latentkalkulon.
Rilataj Informoj
- Specifoj de CPRI
Aparataro Dezajno Ekzample
Figuro 8. Aparataro Dezajno Ekzample Blokdiagramo
Notu
- La CPRI-dezajnoj kun 2.4/4.9/9.8 Gbps CPRI-liniaj tarifoj uzas 8b/10b-interfacon kaj ĉiuj aliaj CPRI-liniaj tarifoj-dezajnoj uzas MII-interfacon.
- La CPRI-dezajnoj kun 2.4/4.9/9.8 Gbps CPRI-liniaj tarifoj bezonas 153.6 MHz-referenchorloĝon kaj ĉiuj aliaj CPRI-liniaj tarifoj bezonas 184.32 MHz.
La F-Tile CPRI PHY Intel FPGA IP kerna aparataro dezajno ekzample inkluzivas la jenajn komponentojn:
- F-Tile CPRI PHY Intel FPGA IP-kerno.
- Paka klienta logika bloko kiu generas kaj ricevas trafikon.
- Reta-voja vendotablo.
- IOPLL por generi sampling horloĝo por determinisma latencia logiko ene de la IP, kaj rondvetura nombrilo komponanto ĉe testbenko.
- Sistemo PLL por generi sistemajn horloĝojn por la IP.
- Avalon®-MM-adresmalĉifrilo por malkodi reagordan adresspacon por CPRI, Transceiver, kaj Ethernet-moduloj dum reagordaj aliroj.
- Fontoj kaj enketoj por aserti rekomencojn kaj monitori la horloĝojn kaj kelkajn statusbitojn.
- JTAG regilo kiu komunikas kun la Sistemkonzolo. Vi komunikas kun la klienta logiko per System Console.
Interfaco Signaloj
Tabelo 5. Dezajno Ekzample Interfaco Signaloj
| Signalo | Direkto | Priskribo |
| ref_clk100MHz | Enigo | Eniga horloĝo por CSR-aliro sur ĉiuj reagordaj interfacoj. Vetu je 100 MHz. |
| i_clk_ref[0] | Enigo | Referenca horloĝo por System PLL. Vetu je 156.25 MHz. |
| i_clk_ref[1] | Enigo | Transceptora referenca horloĝo. Veturi ĉe
• 153.6 MHz por CPRI-liniorapideco 1.2, 2.4, 3, 4.9, 6.1, kaj 9.8 Gbps. • 184.32 MHz por CPRI-liniaj tarifoj 10.1,12.1, 24.3, kaj XNUMX Gbps kun kaj sen RS-FEC. |
| i_rx_serial[n] | Enigo | Dissendilo PHY enigo seriajn datumojn. |
| o_tx_serial[n] | Eligo | Transceiver PHY eligas seriajn datumojn. |
Dezajno Ekzample Registroj
Tabelo 6. Dezajno Ekzample Registroj
| Kanala Nombro | Baza Adreso (Byte-Adreso) | Registru Tipo |
|
0 |
0x00000000 | CPRI PHY Rekonfiguracio registras por Kanalo 0 |
| 0x00100000 | Ethernet Reconfiguration registras por Kanalo 0 | |
| 0x00200000 | Transceiver Reconfiguration registras por Kanalo 0 | |
|
1(2) |
0x01000000 | CPRI PHY Rekonfiguracio registras por Kanalo 1 |
| 0x01100000 | Ethernet Reconfiguration registras por Kanalo 1 | |
| 0x01200000 | Transceiver Reconfiguration registras por Kanalo 1 | |
|
2(2) |
0x02000000 | CPRI PHY Rekonfiguracio registras por Kanalo 2 |
| 0x02100000 | Ethernet Reconfiguration registras por Kanalo 2 | |
| 0x02200000 | Transceiver Reconfiguration registras por Kanalo 2 | |
| daŭrigis… | ||
| Kanala Nombro | Baza Adreso (Byte-Adreso) | Registru Tipo |
|
3(2) |
0x03000000 | CPRI PHY Rekonfiguracio registras por Kanalo 3 |
| 0x03100000 | Ethernet Reconfiguration registras por Kanalo 3 | |
| 0x03200000 | Transceiver Reconfiguration registras por Kanalo 3 |
Ĉi tiuj registroj estas rezervitaj se la kanalo ne estas uzata.
F-Tile CPRI PHY Intel FPGA IP Design Example Arkivoj de Uzantgvidilo
Se IP-kernversio ne estas listigita, la uzantgvidilo por la antaŭa IP-kernversio validas.
| Intel Quartus Prime Version | IP Kerna Versio | Uzantgvidilo |
| 21.2 | 2.0.0 | F-Tile CPRI PHY Intel FPGA IP Design Example Uzantgvidilo |
Dokumenta Reviziohistorio por F-Tile CPRI PHY Intel FPGA IP Design Example Uzantgvidilo
| Dokumenta Versio | Intel Quartus Prime Version | IP-Versio | Ŝanĝoj |
| 2021.10.04 | 21.3 | 3.0.0 |
|
| 2021.06.21 | 21.2 | 2.0.0 | Komenca eldono. |
Intel Corporation. Ĉiuj rajtoj rezervitaj. Intel, la Intel-emblemo kaj aliaj Intel-markoj estas varmarkoj de Intel Corporation aŭ ĝiaj filioj. Intel garantias agadon de siaj FPGA kaj duonkonduktaĵoj laŭ nunaj specifoj konforme al la norma garantio de Intel, sed rezervas la rajton fari ŝanĝojn al ajnaj produktoj kaj servoj iam ajn sen avizo. Intel supozas neniun respondecon aŭ respondecon de la apliko aŭ uzo de ajna informo, produkto aŭ servo priskribita ĉi tie krom kiel eksplicite konsentite skribe de Intel. Intel-klientoj estas konsilitaj akiri la lastan version de aparato-specifoj antaŭ ol fidi je ajnaj publikigitaj informoj kaj antaŭ ol fari mendojn por produktoj aŭ servoj.
*Aliaj nomoj kaj markoj povas esti postulataj kiel posedaĵo de aliaj.
Dokumentoj/Rimedoj
 |
intel F-Tile CPRI PHY FPGA IP Design Example [pdf] Uzantogvidilo F-Tile CPRI PHY FPGA IP Design Example, PHY FPGA IP Design Example, F-Tile CPRI IP Design Example, IP Design Example, IP-Dezajno |
