intel F-Genteng CPRI PHY FPGA IP Desain Example

Gancang Mimitian Guide

F-Tile CPRI PHY Intel® FPGA IP inti nyadiakeun testbench simulasi jeung desain hardware example nu ngarojong kompilasi sarta nguji hardware. Nalika anjeun ngahasilkeun desain example, editor parameter otomatis nyiptakeun files perlu simulate, compile, sarta nguji desain dina hardware.
Intel ogé nyadiakeun ex kompilasi-hijinaample proyék nu bisa Anjeun pake pikeun gancang estimasi aréa inti IP na timing.
F-Tile CPRI PHY Intel FPGA IP inti nyadiakeun kamampuhan generating design examples pikeun sakabéh kombinasi dirojong tina jumlah saluran CPRI sarta laju bit garis CPRI. The testbench jeung desain example ngadukung seueur kombinasi parameter tina inti F-Tile CPRI PHY Intel FPGA IP.

Gambar 1. Léngkah Pangwangunan pikeun Desain Example

Émbaran patali

• F-Genteng CPRI PHY Intel FPGA IP Guide pamaké
  • Pikeun inpo wincik tentang F-ubin CPRI PHY IP.
• F-Tile CPRI PHY Intel FPGA IP Release Catetan
  • IP Release Notes daptar parobahan IP dina sékrési tinangtu.

Hardware jeung Software Syarat

Pikeun nguji exampdesain, ngagunakeun hardware jeung software handap:

• Parangkat lunak Intel Quartus® Prime Pro Edition
• Konsol sistem
• Simulator anu dirojong:
  • Synopsys* VCS*
  • Synopsys VCS MX
  • Siemens* EDA ModelSim* SE atanapi Questa*— Questa-Intel FPGA Edition

Ngahasilkeun Desain

Gambar 2. Prosedur

Gambar 3. Kelample Desain Tab dina IP Parameter Editor

Pikeun nyieun proyék Intel Quartus Prime Pro Edition:

1. Dina Intel Quartus Prime Pro Edition, klik File ➤ New Project Wizard pikeun nyieun proyék Quartus Prime anyar, atawa File ➤ Open Project pikeun muka proyék Intel Quartus Prime anu tos aya. Wizard nyarankeun anjeun nangtukeun alat.
2. Sebutkeun kulawarga alat Agilex (seri-I) sareng pilih alat anu nyumponan sadaya sarat ieu:
   • Kotak Transceiver nyaéta F-ubin
   • Kelas speed Transceiver nyaeta -1 atawa -2
   • Kelas laju inti nyaéta -1 atanapi -2 atanapi -3
3. Klik Rengse.

Turutan léngkah-léngkah ieu pikeun ngahasilkeun desain hardware F-Tile CPRI PHY Intel FPGA IP example jeung testbench:

1. Dina Katalog IP, panggihan tur pilih F-Tile CPRI PHY Intel FPGA IP. Jandéla Variasi IP Anyar nembongan.
2. Sebutkeun ngaran tingkat luhur pikeun variasi IP custom Anjeun. Editor parameter nyimpen setelan variasi IP dina a file ngaranna .ip.
3. Pencét OK. Editor parameter nembongan.
4. Dina tab IP, tangtukeun parameter pikeun variasi inti IP anjeun.
5. Dina Examptab Desain, handapeun Example Desain Files, pilih pilihan Simulasi pikeun ngahasilkeun testbench jeung proyék kompilasi-hijina. Pilih pilihan Synthesis pikeun ngahasilkeun desain hardware example. Anjeun kedah milih sahenteuna salah sahiji pilihan Simulasi sareng Sintésis pikeun ngahasilkeun desain example.
6. Dina Examptab Desain, handapeun Format HDL dihasilkeun, pilih Verilog HDL atanapi VHDL. Lamun anjeun milih VHDL, Anjeun kudu simulate testbench jeung simulator campuran-basa. Alat anu diuji dina ex_ diréktori nyaéta modél VHDL, tapi testbench utama file nyaeta System Verilog file.
7. Klik Generate Examptombol Desain le. Pilih Example Desain Diréktori jandela mucunghul.
8. Upami anjeun hoyong ngarobih desain exampjalur diréktori atanapi nami tina standar anu ditampilkeun (cpriphy_ftile_0_example_design), kotektak ka jalur anyar jeung ngetik ex design anyarample ngaran diréktori (ample_dir>).

Struktur Diréktori

Desain inti F-Tile CPRI PHY Intel FPGA IP example file directories ngandung handap dihasilkeun files pikeun desain example.

Gambar 4. Struktur Diréktori Ex Generatedample Desain

meja 1. Testbench File Katerangan

File Ngaran	Katerangan
Key Testbench jeung simulasi Files
<design_example_dir>/ example_testbench/basic_avl_tb_top.sv	Testbench tingkat luhur file. Testbench instantiates wrapper DUT tur ngajalankeun tugas Verilog HDL pikeun ngahasilkeun sarta nampa pakét.
<design_example_dir>/ example_testbench/ cpriphy_ftile_wrapper.sv	DUT wrapper nu instantiates DUT sarta komponén testbench séjén.
Skrip Testbench(1)
<design_example_dir>/ example_testbench/run_vsim.do	Aksara Siemens EDA ModelSim SE atanapi Questa atanapi Questa-Intel FPGA Edition pikeun ngajalankeun testbench.
<design_example_dir>/ example_testbench/run_vcs.sh	Aksara Synopsys VCS pikeun ngajalankeun testbench.
<design_example_dir>/ example_testbench/run_vcsmx.sh	Aksara Synopsys VCS MX (dikombinasikeun Verilog HDL na SystemVerilog kalawan VHDL) pikeun ngajalankeun testbench.

Malire sagala skrip simulator sejenna dinaample_dir>/example_testbench / folder.

Tabél 2. Desain Hardware Example File Katerangan

File Ngaran	Katerangan
<design_example_dir> / hardware_test_design / cpriphy_ftile_hw.qpf	Proyék Intel Quartus Prime file.
<design_example_dir> / hardware_test_design / cpriphy_ftile_hw.qsf	Setélan proyék Intel Quartus Prime file.
<design_example_dir> / hardware_test_design / cpriphy_ftile_hw.sdc	Synopsys Desain Konstrain files. Anjeun tiasa nyalin sareng ngarobih ieu files pikeun desain Intel Agilex™ anjeun sorangan.
<design_example_dir> / hardware_test_design / cpriphy_ftile_hw.v	Desain Verilog HDL tingkat luhur example file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv	DUT wrapper nu instantiates DUT sarta komponén testbench séjén.
<design_example_dir> / hardware_test_design / hwtest_sl / main_script.tcl	Utama file pikeun ngakses System Console.

Simulating Desain Exampjeung Testbench

Gambar 5. Prosedur

Turutan léngkah ieu pikeun simulasi testbench:

1. Dina ajakan paréntah, ganti kana diréktori simulasi testbenchample_dir>/example_testbench. cd /example_testbench
2. Jalankeun quartus_tlg dina proyék anu dihasilkeun file: quartus_tlg cpriphy_ftile_hw
3. Jalankeun ip-setup-simulation: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
4. Jalankeun skrip simulasi pikeun simulator anu dirojong tina pilihan anjeun. Skrip compiles tur ngajalankeun testbench dina simulator nu. Tingal tabel Léngkah pikeun Simulate Testbench.
5. Nganalisis hasilna. The testbench suksés narima lima hyperframes, sarta mintonkeun "LULUS".

meja 3. Léngkah simulasi Testbench di Synopsys VCS * simulator

Simulator	parentah
VCS	Dina baris paréntah, ketik:
	sh run_vcs.sh
dituluykeun…

Simulator	parentah
VCS MX	Dina baris paréntah, ketik:
	sh run_vcsmx.sh
ModelSim SE atanapi Questa atanapi Questa-Intel FPGA Edition	Dina baris paréntah, ketik:
	vsim -do run_vsim.do
	Upami anjeun langkung resep nyontokeun tanpa nganggo GUI, ketik:
	vsim -c -do run_vsim.do

Di handap ieu sampOutput nunjukkeun hasil uji simulasi anu suksés pikeun 24.33024 Gbps sareng 4 saluran CPRI:

Nyusun Proyék Kompilasi-Ngan

Pikeun nyusun kompilasi-hijina example proyék, tuturkeun léngkah ieu:

1. Pastikeun desain kompilasi example generasi geus réngsé.
2. Dina parangkat lunak Intel Quartus Prime Pro Edition, buka proyék Intel Quartus Prime Pro Editionample_dir>/compilation_test_design/cpriphy_ftile.qpf.
3. Dina menu Processing, klik Mimitian Kompilasi.
4. Saatos kompilasi suksés, laporan pikeun waktos sareng panggunaan sumberdaya sayogi dina sési Intel Quartus Prime Pro Edition anjeun.

Émbaran patali
Aliran Desain Dumasar Blok

Nyusun sareng Konfigurasi Desain Example di Hardware

Pikeun nyusun desain hardware example sareng ngonpigurasikeunana dina alat Intel Agilex anjeun, tuturkeun léngkah ieu:

1. Pastikeun desain hardware example generasi geus réngsé.
2. Dina parangkat lunak Intel Quartus Prime Pro Edition, buka proyék Intel Quartus Primeample_dir> / hardware_test_design / cpriphy_ftile_hw.qpf.
3. Édit .qsf file pikeun napelkeun pin dumasar kana hardware Anjeun.
4. Dina menu Processing, klik Mimitian Kompilasi.
5. Saatos kompilasi suksés, a .sof file geus sadia diample_dir>/hardware_test_design/output_files diréktori.

Turutan léngkah ieu pikeun program desain hardware exampdina alat Intel Agilex:

• Sambungkeun Intel Agilex I-seri Transceiver Signal Integritas Development Kit ka komputer host.
  Catetan: Kit pamekaran tos diprogram ku frékuénsi jam anu leres sacara standar. Anjeun teu kedah nganggo aplikasi Clock Control pikeun nyetel frékuénsi.
• Dina menu Alat, klik Programmer.
• Dina Programmer, klik Setup Hardware.
• Pilih alat pamrograman.
• Pastikeun yén Mode disetel ka JTAG.
• Pilih alat Intel Agilex teras klik Tambahkeun Alat. Programmer mintonkeun diagram blok tina sambungan antara alat dina papan Anjeun.
• Dina baris kalayan .sof anjeun, pariksa kotak pikeun .sof.
• Cék kotak dina kolom Program / Konpigurasikeun.
• Klik Mimitian.

Émbaran patali

• Aliran Desain Dumasar Blok
• Programing Alat Intel FPGA
• Nganalisis sareng Debugging Desain sareng Konsol Sistem

Nguji Desain Hardware Example

Saatos Anjeun compile F-Tile CPRI PHY Intel FPGA IP core design example jeung ngonpigurasikeun eta dina alat Intel Agilex Anjeun, Anjeun tiasa make Konsol Sistim pikeun program inti IP na registers inti PHY IP na.
Pikeun ngaktipkeun System Console jeung nguji hardware design example, tuturkeun léngkah ieu:

1. Saatos desain hardware example dikonpigurasi dina alat Intel Agilex, dina software Intel Quartus Prime Pro Edition, dina menu Pakakas, klik System Debugging Alat ➤ System Console.
2. Dina panel Tcl Console, ketik cd hwtest pikeun ngarobah diréktori kaample_dir>/hardware_test_design/hwtest_sl.
3. Ketik source main_script.tcl pikeun muka sambungan kana file JTAG master tur mimitian test.

Desain Example Katerangan

Desain example nunjukkeun pungsionalitas dasar F-Genteng CPRI PHY Intel FPGA IP inti. Anjeun tiasa ngahasilkeun desain ti Examptab Desain dina F-Tile CPRI PHY Intel FPGA IP editor parameter.
Pikeun ngahasilkeun desain exampLe, Anjeun mimitina kudu nyetel nilai parameter pikeun variasi inti IP nu maksudna pikeun ngahasilkeun dina produk tungtung Anjeun. Anjeun tiasa milih pikeun ngahasilkeun ex designample nganggo atanapi henteu nganggo fitur RS-FEC. Fitur RS-FEC sayogi kalayan laju bit CPRI 10.1376, 12.1651 sareng 24.33024 Gbps.
meja 4. F-Genteng CPRI PHY Intel FPGA IP Core Feature Matrix

Laju Bit Jalur CPRI (Gbps)	Rojongan RS-FEC	Jam Rujukan (MHz)	Rojongan Latency Deterministik
1.2288	No	153.6	Sumuhun
2.4576	No	153.6	Sumuhun
3.072	No	153.6	Sumuhun
4.9152	No	153.6	Sumuhun
6.144	No	153.6	Sumuhun
9.8304	No	153.6	Sumuhun
10.1376	Kalawan jeung Tanpa	184.32	Sumuhun
12.1651	Kalawan jeung Tanpa	184.32	Sumuhun
24.33024	Kalawan jeung Tanpa	184.32	Sumuhun

Fitur

• Ngahasilkeun desain example kalawan fitur RS-FEC
• Kamampuhan mariksa pakét dasar kalebet cacah latén perjalanan

Desain Simulasi Example

Desain F-Tile CPRI PHY Intel FPGA IP example ngahasilkeun testbench simulasi jeung simulasi files yén instantiates F-Genteng CPRI PHY Intel FPGA IP inti mun anjeun milih pilihan simulasi.

Gambar 6. Diagram Blok pikeun 10.1316, 12.1651, sareng 24.33024 Gbps (sareng sareng tanpa RS-FEC) Tarif Garis

Gambar 7. Diagram Blok pikeun 1.228, 2.4576, 3.072, 4.9152, 6.144, jeung 9.8304 Gbps Line Rate

Dina desain ieu example, testbench simulasi nyadiakeun pungsi dasar kayaning ngamimitian jeung ngadagoan konci, ngirimkeun sarta nampa pakét.
Hasil tés anu suksés nunjukkeun kaluaran anu mastikeun paripolah ieu:

1. Logika klien ngareset inti IP.
2. Logika klien ngantosan alignment jalur data RX.
3. Logika klien ngirimkeun hyperframes dina panganteur TX MII sarta ngantosan lima hyperframes ditampi dina panganteur RX MII. Hyperframes dikirimkeun sarta narima dina panganteur MII nurutkeun spésifikasi CPRI v7.0.
   Catetan: Desain CPRI anu nargétkeun 1.2, 2.4, 3, 4.9, 6.1, sareng 9.8 Gbps laju garis nganggo antarmuka 8b/10b sareng desain anu nargétkeun 10.1, 12.1 sareng 24.3 Gbps (sareng sareng tanpa RS-FEC) nganggo antarmuka MII. Desain ieu example ngawengku hiji counter lalampahan buleud pikeun cacah latén perjalanan babak ti TX mun RX.
4. Logika klien maca nilai latensi perjalanan buleud sareng pariksa eusi sareng kabeneran data hyperframes di sisi RX MII sakali loket ngalengkepan count latensi perjalanan babak.

Émbaran patali

• Spésifikasi CPRI

Desain Hardware Example

Gambar 8. Desain Hardware ExampDiagram Blok

 

Catetan

1. Desain CPRI kalayan laju jalur CPRI 2.4 / 4.9 / 9.8 Gbps nganggo antarmuka 8b / 10b sareng sadaya desain jalur CPRI anu sanés nganggo antarmuka MII.
2. Desain CPRI kalayan laju jalur CPRI 2.4/4.9/9.8 Gbps peryogi jam rujukan transceiver 153.6 MHz sareng sadaya tarif jalur CPRI anu sanés peryogi 184.32 MHz.

Desain hardware inti F-Tile CPRI PHY Intel FPGA IP example ngawengku komponén handap:

• F-Tile CPRI PHY Intel FPGA IP inti.
• Blok logika klien pakét anu ngahasilkeun sareng nampi lalu lintas.
• Loket perjalanan buleud.
• IOPLL pikeun ngahasilkeun sampjam ling pikeun logika latency deterministik jero IP, sarta round trip counter komponén di testbench.
• System PLL pikeun ngahasilkeun jam sistem pikeun IP.
• Avalon®-MM decoder alamat pikeun decode spasi alamat reconfiguration pikeun CPRI, Transceiver, sarta modul Ethernet salila aksés reconfiguration.
• Sumber sareng panyilidikan pikeun negeskeun reset sareng ngawaskeun jam sareng sababaraha bit status.
• JTAG controller nu communicates kalawan System Console. Anjeun komunikasi sareng logika klien ngaliwatan System Console.

Sinyal panganteur

Tabél 5. Desain Example Sinyal Interface

Sinyal	Arah	Katerangan
ref_clk100MHz	Input	Input jam pikeun aksés CSR dina sakabéh interfaces reconfiguration. Ngajalankeun dina 100 MHz.
i_clk_ref[0]	Input	Jam rujukan pikeun System PLL. Ngajalankeun dina 156.25 MHz.
i_clk_ref[1]	Input	Jam rujukan Transceiver. Ngajalankeun di • 153.6 MHz pikeun laju garis CPRI 1.2, 2.4, 3, 4.9, 6.1 jeung 9.8 Gbps. • 184.32 MHz pikeun ongkos garis CPRI 10.1,12.1, jeung 24.3 Gbps kalawan jeung tanpa RS-FEC.
i_rx_serial[n]	Input	Transceiver PHY input data serial.
o_tx_serial[n]	Kaluaran	Transceiver PHY kaluaran data serial.

Desain Example ngadaptar

Tabél 6. Desain Example ngadaptar

Nomer Saluran	Alamat Dasar (Alamat Byte)	Tipe ngadaptar
0	0x00000000	CPRI PHY Reconfiguration ngadaptar pikeun Channel 0
	0x00100000	Konfigurasi Ethernet ngadaptar pikeun Saluran 0
	0x00200000	Transceiver Reconfiguration ngadaptar pikeun Channel 0
1(2)	0x01000000	CPRI PHY Reconfiguration ngadaptar pikeun Channel 1
	0x01100000	Konfigurasi Ethernet ngadaptar pikeun Saluran 1
	0x01200000	Transceiver Reconfiguration ngadaptar pikeun Channel 1
2(2)	0x02000000	CPRI PHY Reconfiguration ngadaptar pikeun Channel 2
	0x02100000	Konfigurasi Ethernet ngadaptar pikeun Saluran 2
	0x02200000	Transceiver Reconfiguration ngadaptar pikeun Channel 2
dituluykeun…

Nomer Saluran	Alamat Dasar (Alamat Byte)	Tipe ngadaptar
3(2)	0x03000000	CPRI PHY Reconfiguration ngadaptar pikeun Channel 3
	0x03100000	Konfigurasi Ethernet ngadaptar pikeun Saluran 3
	0x03200000	Transceiver Reconfiguration ngadaptar pikeun Channel 3

registers ieu ditangtayungan lamun saluran teu dipaké.

F-Genteng CPRI PHY Intel FPGA IP Desain Example Arsip pituduh pamaké

Upami vérsi inti IP teu kadaptar, pituduh pamake kanggo vérsi inti IP saacanna lumaku.

Intel Quartus Prime Vérsi	IP Core Vérsi	Guide pamaké
21.2	2.0.0	F-Genteng CPRI PHY Intel FPGA IP Desain Example Guide pamaké

Sajarah Révisi Dokumén pikeun F-Tile CPRI PHY Intel FPGA IP Design Example Guide pamaké

Vérsi Dokumén	Intel Quartus Prime Vérsi	Vérsi IP	Parobahan
2021.10.04	21.3	3.0.0	Ditambahkeun dukungan pikeun simulator énggal dina bagian: Hardware jeung Software Syarat. Léngkah anu diropéa dina bagian: Simulating Desain Exampjeung Testbench. Diropéa bagian di handap ieu sareng inpormasi laju jalur énggal: Desain Example Katerangan Desain Simulasi Example Sinyal panganteur Ngamutahirkeun alamat dina bagian: Desain Example ngadaptar.
2021.06.21	21.2	2.0.0	Pelepasan awal.

Intel Corporation. Sadaya hak disimpen. Intel, logo Intel, sareng merek Intel sanés mangrupikeun mérek dagang Intel Corporation atanapi anak perusahaanna. Intel ngajamin kinerja produk FPGA sareng semikonduktor na kana spésifikasi ayeuna saluyu sareng garansi standar Intel, tapi ngagaduhan hak pikeun ngarobih naon waé produk sareng jasa iraha waé tanpa aya bewara. Intel henteu nanggung tanggung jawab atanapi tanggung jawab anu timbul tina aplikasi atanapi pamakean inpormasi, produk, atanapi jasa anu dijelaskeun di dieu iwal ti dinyatakeun sapuk sacara tinulis ku Intel. Konsumén Intel disarankan pikeun ménta versi panganyarna tina spésifikasi alat sateuacan ngandelkeun inpormasi anu diterbitkeun sareng sateuacan nempatkeun pesenan produk atanapi jasa.
*Ngaran sareng merek sanésna tiasa diklaim salaku hak milik batur.

Dokumén / Sumberdaya

intel F-Genteng CPRI PHY FPGA IP Desain Example [pdf] Pituduh pamaké F-Genteng CPRI PHY FPGA IP Desain Example, PHY FPGA IP Desain Example, F-Genteng CPRI IP Desain Example, Desain IP Example, Desain IP

Rujukan

• Manual pamaké