intel F-Tile CPRI PHY FPGA IP Design Example

Ghid de pornire rapidă

Nucleul F-Tile CPRI PHY Intel® FPGA IP oferă un banc de testare de simulare și un design hardware, de exampchiul care acceptă compilarea și testarea hardware-ului. Când generați designul example, editorul de parametri creează automat fileeste necesar pentru a simula, compila și testa designul în hardware.
Intel oferă, de asemenea, un exemplu numai pentru compilareampproiectul pe care îl puteți utiliza pentru a estima rapid zona centrală IP și timpul.
Nucleul F-Tile CPRI PHY Intel FPGA IP oferă capacitatea de a genera design, de exampfișiere pentru toate combinațiile acceptate de număr de canale CPRI și rate de biți ale liniei CPRI. Bancul de testare și designul exampSuportă numeroase combinații de parametri ale nucleului IP F-Tile CPRI PHY Intel FPGA.

Figura 1. Etape de dezvoltare pentru proiectarea Example

Informații conexe

• Ghidul utilizatorului F-Tile CPRI PHY Intel FPGA IP
  • Pentru informații detaliate despre F-tigla CPRI PHY IP.
• Note de lansare F-Tile CPRI PHY Intel FPGA IP
  • Notele de lansare IP listează modificările IP într-o anumită versiune.

Cerințe hardware și software

Pentru a testa exampproiectarea fișierului, utilizați următorul hardware și software:

• Software-ul Intel Quartus® Prime Pro Edition
• Consola de sistem
• Simulatoare acceptate:
  • Sinopsis* VCS*
  • Synopsys VCS MX
  • Siemens* EDA ModelSim* SE sau Questa*— Questa-Intel FPGA Edition

Generarea Designului

Figura 2. Procedura

Figura 3. Exampfila Design în Editorul parametrilor IP

Pentru a crea un proiect Intel Quartus Prime Pro Edition:

1. În Intel Quartus Prime Pro Edition, faceți clic File ➤ Expert nou proiect pentru a crea un nou proiect Quartus Prime sau File ➤ Deschide Proiect pentru a deschide un proiect Intel Quartus Prime existent. Expertul vă solicită să specificați un dispozitiv.
2. Specificați familia de dispozitive Agilex (seria I) și selectați un dispozitiv care îndeplinește toate aceste cerințe:
   • Tigla transceiver este F-tigla
   • Gradul de viteză al transceiver-ului este -1 sau -2
   • Gradul de viteză de bază este -1 sau -2 sau -3
3. Faceți clic pe Terminare.

Urmați acești pași pentru a genera designul hardware F-Tile CPRI PHY Intel FPGA IP de example și testbench:

1. În Catalogul IP, localizați și selectați F-Tile CPRI PHY Intel FPGA IP. Apare fereastra New IP Variation.
2. Specificați un nume de nivel superior pentru variația IP personalizată. Editorul de parametri salvează setările pentru variația IP în a file numit .ip.
3. Faceți clic pe OK. Apare editorul de parametri.
4. În fila IP, specificați parametrii pentru variația de bază IP.
5. Pe Exampfila Design, sub Example Design Files, selectați opțiunea Simulare pentru a genera bancul de testare și proiectul numai pentru compilare. Selectați opțiunea Sinteză pentru a genera designul hardware de example. Trebuie să selectați cel puțin una dintre opțiunile Simulare și Sinteză pentru a genera proiectul, de example.
6. Pe Exampfila Design, sub Format HDL generat, selectați Verilog HDL sau VHDL. Dacă selectați VHDL, trebuie să simulați bancul de testare cu un simulator de limbi mixte. Dispozitivul testat în ex_ directorul este un model VHDL, dar bancul de testare principal file este un System Verilog file.
7. Faceți clic pe Generare Exampbutonul Design. Selectați ExampApare fereastra Design Directory.
8. Dacă doriți să modificați designul exampcalea directorului fișierului sau numele din valorile implicite afișate (cpriphy_ftile_0_example_design), navigați la noua cale și introduceți noul design, exampnumele directorului fișierelor (ample_dir>).

Structura directorului

Designul central F-Tile CPRI PHY Intel FPGA IP de example file directoarele conțin următoarele generate files pentru design example.

Figura 4. Structura directorului de ex. generatample Design

Tabelul 1. Banc de testare File Descrieri

File Nume	Descriere
Banc de testare cheie și simulare Files
<design_example_dir>/ example_testbench/basic_avl_tb_top.sv	Banc de testare de nivel superior file. Bancul de testare instanțiază wrapper-ul DUT și rulează sarcini Verilog HDL pentru a genera și accepta pachete.
<design_example_dir>/ example_testbench/ cpriphy_ftile_wrapper.sv	Wrapper DUT care instanțează DUT și alte componente ale bancului de testare.
Scripturi Testbench(1)
<design_example_dir>/ example_testbench/run_vsim.do	Scriptul Siemens EDA ModelSim SE sau Questa sau Questa-Intel FPGA Edition pentru a rula testbench-ul.
<design_example_dir>/ example_testbench/run_vcs.sh	Scriptul Synopsys VCS pentru a rula testbench.
<design_example_dir>/ example_testbench/run_vcsmx.sh	Scriptul Synopsys VCS MX (combinat Verilog HDL și SystemVerilog cu VHDL) pentru a rula testbench.

Ignorați orice alt script de simulator dinample_dir>/example_testbench/ folder.

Tabelul 2. Design hardware Example File Descrieri

File Nume	Descrieri
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf	Proiectul Intel Quartus Prime file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf	Setarea proiectului Intel Quartus Prime file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc	Constrângeri de proiectare Synopsys files. Le puteți copia și modifica files pentru propriul dvs. design Intel Agilex™.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v	Design Verilog HDL de nivel superior, example file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv	Wrapper DUT care instanțează DUT și alte componente ale bancului de testare.
<design_example_dir>/hardware_test_design/hwtest_sl/main_script.tcl	Principal file pentru accesarea Consolei de sistem.

Simularea designului Example Testbench

Figura 5. Procedura

Urmați acești pași pentru a simula bancul de testare:

1. La promptul de comandă, treceți la directorul de simulare testbenchample_dir>/example_testbench. CD /example_testbench
2. Rulați quartus_tlg pe proiectul generat file: quartus_tlg cpriphy_ftile_hw
3. Rulați ip-setup-simulation: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
4. Rulați scriptul de simulare pentru simulatorul acceptat la alegere. Scriptul compilează și rulează testbench în simulator. Consultați tabelul Pași pentru simularea bancului de testare.
5. Analizați rezultatele. Bancul de testare de succes a primit cinci hypercadre și afișează „PASSED”.

Tabelul 3. Pași pentru simularea testbench-ului în Synopsys VCS* Simulator

Simulator	Instrucţiuni
VCS	În linia de comandă, tastați:
	sh run_vcs.sh
a continuat…

Simulator	Instrucţiuni
VCS MX	În linia de comandă, tastați:
	sh run_vcsmx.sh
ModelSim SE sau Questa sau Questa-Intel FPGA Edition	În linia de comandă, tastați:
	vsim -do run_vsim.do
	Dacă preferați să simulați fără a deschide interfața grafică, tastați:
	vsim -c -do run_vsim.do

Următorul sampIeșirea fișierului ilustrează un test de simulare cu succes pentru 24.33024 Gbps cu 4 canale CPRI:

Compilarea proiectului numai pentru compilare

Pentru a compila exampproiect, urmați acești pași:

1. Asigurați designul compilației exampgenerația este completă.
2. În software-ul Intel Quartus Prime Pro Edition, deschideți proiectul Intel Quartus Prime Pro Editionample_dir>/compilation_test_design/cpriphy_ftile.qpf.
3. În meniul Procesare, faceți clic pe Start Compilation.
4. După compilarea cu succes, rapoartele privind sincronizarea și utilizarea resurselor sunt disponibile în sesiunea Intel Quartus Prime Pro Edition.

Informații conexe
Fluxuri de proiectare bazate pe bloc

Compilarea și configurarea designului Example în Hardware

Pentru a compila designul hardware exampși configurați-l pe dispozitivul dvs. Intel Agilex, urmați acești pași:

1. Asigurați designul hardware exampgenerația este completă.
2. În software-ul Intel Quartus Prime Pro Edition, deschideți proiectul Intel Quartus Primeample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf.
3. Editați fișierul .qsf file pentru a atribui pini pe baza hardware-ului dvs.
4. În meniul Procesare, faceți clic pe Start Compilation.
5. După o compilare reușită, un .sof file este disponibil înample_dir>/hardware_test_design/output_filedirectorul lui.

Urmați acești pași pentru a programa designul hardware de examppe dispozitivul Intel Agilex:

• Conectați Intel Agilex I-series Transceiver Signal Integrity Development Kit la computerul gazdă.
  Notă: Setul de dezvoltare este preprogramat cu frecvențele corecte de ceas în mod implicit. Nu este nevoie să utilizați aplicația Clock Control pentru a seta frecvențele.
• În meniul Instrumente, faceți clic pe Programator.
• În Programator, faceți clic pe Configurare hardware.
• Selectați un dispozitiv de programare.
• Asigurați-vă că Modul este setat la JTAG.
• Selectați dispozitivul Intel Agilex și faceți clic pe Adăugare dispozitiv. Programatorul afișează o diagramă bloc a conexiunilor dintre dispozitivele de pe placa dumneavoastră.
• În rândul cu .sof-ul dvs., bifați caseta pentru .sof.
• Bifați caseta din coloana Program/Configurare.
• Faceți clic pe Start.

Informații conexe

• Fluxuri de proiectare bazate pe bloc
• Programarea dispozitivelor Intel FPGA
• Analizarea și depanarea proiectelor cu consola de sistem

Testarea designului hardware Example

După ce ați compilat F-Tile CPRI PHY Intel FPGA IP core design exampși configurați-l pe dispozitivul dvs. Intel Agilex, puteți utiliza Consola de sistem pentru a programa miezul IP și registrele sale de bază PHY IP.
Pentru a porni consola de sistem și a testa designul hardware de example, urmați acești pași:

1. După proiectarea hardware exampfișierul este configurat pe dispozitivul Intel Agilex, în software-ul Intel Quartus Prime Pro Edition, în meniul Tools, faceți clic pe System Debugging Tools ➤ System Console.
2. În panoul Tcl Console, tastați cd hwtest pentru a schimba directorulample_dir>/hardware_test_design/hwtest_sl.
3. Tastați sursa main_script.tcl pentru a deschide o conexiune la JTAG master și începeți testul.

Design Example Descriere

Designul example demonstrează funcționalitatea de bază a nucleului F-Tile CPRI PHY Intel FPGA IP. Puteți genera designul din Exampfila Design în editorul de parametri IP F-Tile CPRI PHY Intel FPGA.
Pentru a genera designul example, trebuie mai întâi să setați valorile parametrilor pentru variația de bază IP pe care intenționați să o generați în produsul final. Puteți alege să generați designul exampcu sau fără caracteristica RS-FEC. Caracteristica RS-FEC este disponibilă cu rate de biți de linie CPRI 10.1376, 12.1651 și 24.33024 Gbps.
Tabelul 4. F-Tile CPRI PHY Intel FPGA IP Core Feature Matrix

Rata de biți a liniei CPRI (Gbps)	Suport RS-FEC	Ceas de referință (MHz)	Suport de latență deterministă
1.2288	Nu	153.6	Da
2.4576	Nu	153.6	Da
3.072	Nu	153.6	Da
4.9152	Nu	153.6	Da
6.144	Nu	153.6	Da
9.8304	Nu	153.6	Da
10.1376	Cu si Fara	184.32	Da
12.1651	Cu si Fara	184.32	Da
24.33024	Cu si Fara	184.32	Da

Caracteristici

• Generați designul example cu caracteristica RS-FEC
• Capacitățile de bază de verificare a pachetelor, inclusiv numărul de latență dus-întors

Proiectare de simulare Example

Designul F-Tile CPRI PHY Intel FPGA IP de exampchiul generează un banc de testare și simulare files care instanțează nucleul F-Tile CPRI PHY Intel FPGA IP atunci când selectați opțiunea Simulare.

Figura 6. Diagrama bloc pentru ratele de linie 10.1316, 12.1651 și 24.33024 Gbps (cu și fără RS-FEC)

Figura 7. Diagrama bloc pentru 1.228, 2.4576, 3.072, 4.9152, 6.144 și 9.8304 Gbps Line Rate

În acest design example, bancul de testare de simulare oferă funcționalități de bază, cum ar fi pornirea și așteptarea blocării, transmiterii și primirii pachetelor.
Executarea cu succes a testului afișează rezultate care confirmă următorul comportament:

1. Logica clientului resetează nucleul IP.
2. Logica clientului așteaptă alinierea căii de date RX.
3. Logica client transmite hyperframe pe interfața TX MII și așteaptă să fie primite cinci hyperframe pe interfața RX MII. Hyperframe-urile sunt transmise și primite pe interfața MII conform specificațiilor CPRI v7.0.
   Nota: Design-urile CPRI care vizează 1.2, 2.4, 3, 4.9, 6.1 și 9.8 Gbps folosesc interfața 8b/10b, iar modelele care vizează 10.1, 12.1 și 24.3 Gbps (cu și fără RS-FEC) folosesc interfața MII. Acest design exampLe include un contor dus-întors pentru a număra latența dus-întors de la TX la RX.
4. Logica clientului citește valoarea latenței dus-întors și verifică conținutul și corectitudinea datelor hipercadrelor de pe partea RX MII odată ce contorul completează contorizarea latenței dus-întors.

Informații conexe

• Specificații CPRI

Design hardware Example

Figura 8. Design hardware Example Diagrama bloc

 

Nota

1. Modelele CPRI cu rate de linie CPRI de 2.4/4.9/9.8 Gbps folosesc interfața 8b/10b, iar toate celelalte modele cu rate de linie CPRI folosesc interfața MII.
2. Proiectele CPRI cu rate de linie CPRI de 2.4/4.9/9.8 Gbps au nevoie de ceas de referință al transceiver-ului de 153.6 MHz și toate celelalte rate de linie CPRI au nevoie de 184.32 MHz.

Designul hardware de bază F-Tile CPRI PHY Intel FPGA IP de exampfișierul include următoarele componente:

• F-Tile CPRI PHY Intel FPGA IP core.
• Bloc logic de client de pachete care generează și primește trafic.
• Contor dus-întors.
• IOPLL pentru a genera sampceas ling pentru logica de latență deterministă în interiorul IP și componentă de contor dus-întors la bancul de testare.
• PLL de sistem pentru a genera ceasuri de sistem pentru IP.
• Decodor de adrese Avalon®-MM pentru a decoda spațiul de adrese de reconfigurare pentru modulele CPRI, transceiver și Ethernet în timpul accesărilor de reconfigurare.
• Surse și sonde pentru afirmarea resetărilor și monitorizarea ceasurilor și a câțiva biți de stare.
• JTAG controler care comunică cu consola de sistem. Comunicați cu logica clientului prin Consola de sistem.

Semnale de interfață

Tabelul 5. Proiectare Example Semnale de interfață

Semnal	Direcţie	Descriere
ref_clk100MHz	Intrare	Ceas de intrare pentru acces CSR pe toate interfețele de reconfigurare. Conduceți la 100 MHz.
i_clk_ref[0]	Intrare	Ceas de referință pentru System PLL. Conduceți la 156.25 MHz.
i_clk_ref[1]	Intrare	Ceasul de referință al transceiverului. Conduceți la • 153.6 MHz pentru rata de linie CPRI 1.2, 2.4, 3, 4.9, 6.1 și 9.8 Gbps. • 184.32 MHz pentru ratele de linie CPRI 10.1,12.1, 24.3 și XNUMX Gbps cu și fără RS-FEC.
i_rx_serial[n]	Intrare	Transceiver PHY introduce date seriale.
o_tx_serial[n]	Ieșire	Transceiver-ul PHY iese date seriale.

Design Example Registrele

Tabelul 6. Proiectare Example Registrele

Numărul canalului	Adresă de bază (adresă octet)	Tip de înregistrare
0	0x00000000	Registrele de reconfigurare CPRI PHY pentru canalul 0
	0x00100000	Registrele de reconfigurare Ethernet pentru canalul 0
	0x00200000	Registrele de reconfigurare transceiver pentru canalul 0
1(2)	0x01000000	Registrele de reconfigurare CPRI PHY pentru canalul 1
	0x01100000	Registrele de reconfigurare Ethernet pentru canalul 1
	0x01200000	Registrele de reconfigurare transceiver pentru canalul 1
2(2)	0x02000000	Registrele de reconfigurare CPRI PHY pentru canalul 2
	0x02100000	Registrele de reconfigurare Ethernet pentru canalul 2
	0x02200000	Registrele de reconfigurare transceiver pentru canalul 2
a continuat…

Numărul canalului	Adresă de bază (adresă octet)	Tip de înregistrare
3(2)	0x03000000	Registrele de reconfigurare CPRI PHY pentru canalul 3
	0x03100000	Registrele de reconfigurare Ethernet pentru canalul 3
	0x03200000	Registrele de reconfigurare transceiver pentru canalul 3

Aceste registre sunt rezervate dacă canalul nu este utilizat.

F-Tile CPRI PHY Intel FPGA IP Design Example Arhivele ghidului utilizatorului

Dacă o versiune de bază IP nu este listată, se aplică ghidul utilizatorului pentru versiunea de bază IP anterioară.

Versiunea Intel Quartus Prime	Versiunea IP Core	Ghidul utilizatorului
21.2	2.0.0	F-Tile CPRI PHY Intel FPGA IP Design Example Ghidul utilizatorului

Istoricul revizuirilor documentului pentru F-Tile CPRI PHY Intel FPGA IP Design Example Ghidul utilizatorului

Versiunea documentului	Versiunea Intel Quartus Prime	Versiunea IP	Schimbări
2021.10.04	21.3	3.0.0	S-a adăugat suport pentru simulatoare noi în secțiunea: Cerințe hardware și software. Pași actualizați în secțiune: Simularea designului Example Testbench. S-au actualizat următoarele secțiuni cu informații noi despre tariful liniei: Design Example Descriere Proiectare de simulare Example Semnale de interfață Adresa actualizata in sectiunea: Design Example Registrele.
2021.06.21	21.2	2.0.0	Lansare inițială.

Intel Corporation. Toate drepturile rezervate. Intel, sigla Intel și alte mărci Intel sunt mărci comerciale ale Intel Corporation sau ale subsidiarelor sale. Intel garantează performanța produselor sale FPGA și semiconductoare conform specificațiilor actuale, în conformitate cu garanția standard Intel, dar își rezervă dreptul de a face modificări oricăror produse și servicii în orice moment, fără notificare. Intel nu își asumă nicio responsabilitate sau răspundere care decurge din aplicarea sau utilizarea oricăror informații, produse sau servicii descrise aici, cu excepția cazului în care Intel a convenit în mod expres în scris. Clienții Intel sunt sfătuiți să obțină cea mai recentă versiune a specificațiilor dispozitivului înainte de a se baza pe orice informații publicate și înainte de a plasa comenzi pentru produse sau servicii.
*Alte nume și mărci pot fi revendicate ca fiind proprietatea altora.

Documente/Resurse

intel F-Tile CPRI PHY FPGA IP Design Example [pdfGhid de utilizare F-Tile CPRI PHY FPGA IP Design Example, PHY FPGA IP Design Example, F-Tile CPRI IP Design Example, IP Design Example, IP Design

Referințe

• Manual de utilizare