intel F-Tile CPRI PHY FPGA IP-ontwerp Vbample
Snelstartgids
De F-Tile CPRI PHY Intel® FPGA IP-kern biedt een simulatietestbank en hardware-ontwerp, bijvample dat compilatie en hardwaretesten ondersteunt. Wanneer u het ontwerp example, maakt de parametereditor automatisch het fileHet is nodig om het ontwerp in hardware te simuleren, compileren en testen.
Intel biedt ook een ex-compilatie-onlyamphet project dat u kunt gebruiken om snel het IP-kerngebied en de timing in te schatten.
De F-Tile CPRI PHY Intel FPGA IP-kern biedt de mogelijkheid om ontwerpvoorbeelden te genererenampbestanden voor alle ondersteunde combinaties van het aantal CPRI-kanalen en CPRI-lijnbitsnelheden. De testbank en het ontwerp example ondersteunen talrijke parametercombinaties van de F-Tile CPRI PHY Intel FPGA IP-kern.
Figuur 1. Ontwikkelingsstappen voor het ontwerp Example
Gerelateerde informatie
- F-Tile CPRI PHY Intel FPGA IP-gebruikershandleiding
- Voor gedetailleerde informatie over F-tegel CPRI PHY IP.
- F-Tile CPRI PHY Intel FPGA IP-releaseopmerkingen
- De IP Release Notes vermelden IP-wijzigingen in een bepaalde release.
Hardware- en softwarevereisten
Om de ex te testenample-ontwerp, gebruik dan de volgende hardware en software:
- Intel Quartus® Prime Pro Edition-software
- Systeemconsole
- Ondersteunde simulatoren:
- Synopsie* VCS*
- Synopsys VCS MX
- Siemens* EDA ModelSim* SE of Questa*— Questa-Intel FPGA-editie
Het ontwerp genereren
Figuur 2. Werkwijze
Afbeelding 3. Example Ontwerptabblad in IP-parametereditor
Een Intel Quartus Prime Pro Edition-project maken:
- Klik in de Intel Quartus Prime Pro Edition op File ➤ New Project Wizard om een nieuw Quartus Prime-project te maken, of File ➤ Project openen om een bestaand Intel Quartus Prime-project te openen. De wizard vraagt u een apparaat op te geven.
- Specificeer de apparaatfamilie Agilex (I-serie) en selecteer een apparaat dat aan al deze vereisten voldoet:
- Zendontvangertegel is F-tegel
- De snelheidsgraad van de zendontvanger is -1 of -2
- Kernsnelheidsklasse is -1 of -2 of -3
- Klik op Voltooien.
Volg deze stappen om het F-Tile CPRI PHY Intel FPGA IP-hardwareontwerp te genereren, bijvampbestand en testbank:
- Zoek en selecteer in de IP-catalogus F-Tile CPRI PHY Intel FPGA IP. Het venster Nieuwe IP-variatie verschijnt.
- Geef een naam op het hoogste niveau op voor uw aangepaste IP-variant. De parametereditor slaat de IP-variatie-instellingen op in een file genaamd .ik p.
- Klik OK. De parametereditor verschijnt.
- Geef op het tabblad IP de parameters op voor uw IP-kernvariant.
- op de example Ontwerp tabblad, onder Examphet ontwerp Files selecteert u de optie Simulatie om de testbench en het alleen-compilatieproject te genereren. Selecteer de optie Synthese om bijvoorbeeld het hardwareontwerp te genererenample. U moet ten minste één van de opties Simulatie en Synthese selecteren om het ontwerp te genererenampik.
- op de exampOp het tabblad Ontwerp selecteert u onder Gegenereerd HDL-formaat Verilog HDL of VHDL. Als u VHDL selecteert, moet u de testbench simuleren met een simulator met meerdere talen. Het apparaat dat wordt getest in de ex_ directory is een VHDL-model, maar de belangrijkste testbench file is een systeemverilog file.
- Klik op de Genereer Example Design-knop. De Select Example Design Directory-venster verschijnt.
- Als u het ontwerp wilt wijzigen, bijvampbestandsmappad of -naam van de weergegeven standaardwaarden (cpriphy_ftile_0_example_design), blader naar het nieuwe pad en typ het nieuwe ontwerp exampbestandsmapnaam (ample_dir>).
Directory Structuur
Het F-Tile CPRI PHY Intel FPGA IP-kernontwerp example file mappen bevatten het volgende gegenereerd files voor het ontwerp bijvampik.
Figuur 4. Directorystructuur van de gegenereerde Examphet ontwerp
Tabel 1. Testbank File Beschrijvingen
| File Namen | Beschrijving |
| Belangrijke testbank en simulatie Files | |
| <design_example_dir>/ bijvample_testbench/basic_avl_tb_top.sv | Testbank op het hoogste niveau file. De testbench instantiëert de DUT-wrapper en voert Verilog HDL-taken uit om pakketten te genereren en te accepteren. |
| <design_example_dir>/ bijvample_testbench/cpriphy_ftile_wrapper.sv | DUT-wrapper die DUT en andere testbench-componenten instantieert. |
| Testbench-scripts(1) | |
| <design_example_dir>/ bijvample_testbench/run_vsim.do | Het Siemens EDA ModelSim SE- of Questa- of Questa-Intel FPGA Edition-script om de testbench uit te voeren. |
| <design_example_dir>/ bijvample_testbench/run_vcs.sh | Het Synopsys VCS-script om de testbank uit te voeren. |
| <design_example_dir>/ bijvample_testbench/run_vcsmx.sh | Het Synopsys VCS MX-script (gecombineerd Verilog HDL en SystemVerilog met VHDL) om de testbench uit te voeren. |
Negeer elk ander simulatorscript in hetample_dir>/example_testbench/ map.
Tabel 2. Hardwareontwerp Vbample File Beschrijvingen
| File Namen | Beschrijvingen |
| <design_example_dir>/hardware_test_design/cpriphy_ftile_hw.qpf | Intel Quartus Prime-project file. |
| <design_example_dir>/hardware_test_design/cpriphy_ftile_hw.qsf | Intel Quartus Prime-projectinstelling file. |
| <design_example_dir>/hardware_test_design/cpriphy_ftile_hw.sdc | Ontwerpbeperkingen van Synopsys fileS. Deze kunt u kopiëren en wijzigen files voor uw eigen Intel Agilex™-ontwerp. |
| <design_example_dir>/hardware_test_design/cpriphy_ftile_hw.v | Top-level Verilog HDL-ontwerp example file. |
| <design_example_dir>/hardware_test_design/cpriphy_ftile_wrapper.sv | DUT-wrapper die DUT en andere testbench-componenten instantieert. |
| <design_example_dir>/hardware_test_design/hwtest_sl/main_script.tcl | Voornaamst file voor toegang tot de systeemconsole. |
Het ontwerp simuleren Bijvampde Testbank
Figuur 5. Werkwijze
Volg deze stappen om de testbank te simuleren:
- Ga bij de opdrachtprompt naar de testbench-simulatiemapample_dir>/example_testbank. CD /example_testbank
- Voer quartus_tlg uit op het gegenereerde project file: quartus_tlg cpriphy_ftile_hw
- Voer ip-setup-simulatie uit: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
- Voer het simulatiescript uit voor de ondersteunde simulator van uw keuze. Het script compileert en voert de testbench uit in de simulator. Raadpleeg de tabel Stappen om de testbank te simuleren.
- Analyseer de resultaten. De succesvolle testbank ontving vijf hyperframes en geeft “PASSED” weer.
Tabel 3. Stappen om de testbank te simuleren in Synopsys VCS* Simulator
| Simulator | Instructies | |
| VCS | Typ op de opdrachtregel: | |
| sh run_vcs.sh | ||
| voortgezet… | ||
| Simulator | Instructies | |
| VCS MX | Typ op de opdrachtregel: | |
| sh run_vcsmx.sh | ||
| ModelSim SE of Questa of Questa-Intel FPGA-editie | Typ op de opdrachtregel: | |
| vsim -do run_vsim.do | ||
| Als u liever simuleert zonder de GUI te openen, typt u: | ||
| vsim -c -do run_vsim.do | ||
De volgende sample-uitvoer illustreert een succesvolle simulatietest voor 24.33024 Gbps met 4 CPRI-kanalen:
Het compilatie-only-project compileren
Om de compilatie-only example project, volg deze stappen:
- Zorg voor een compilatieontwerp, bijvample generatie is voltooid.
- Open in de Intel Quartus Prime Pro Edition-software het Intel Quartus Prime Pro Edition-projectample_dir>/compilation_test_design/cpriphy_ftile.qpf.
- Klik in het menu Verwerking op Compilatie starten.
- Na een succesvolle compilatie zijn rapporten over de timing en het gebruik van bronnen beschikbaar in uw Intel Quartus Prime Pro Edition-sessie.
Gerelateerde informatie
Op blokken gebaseerde ontwerpstromen
Het ontwerp samenstellen en configureren Exampbestand in Hardware
Om het hardware-ontwerp te compileren, bijvampbestand en configureer het op uw Intel Agilex-apparaat, volg deze stappen:
- Zorg voor hardware-ontwerp, bijvample generatie is voltooid.
- Open in de Intel Quartus Prime Pro Edition-software het Intel Quartus Prime-projectample_dir>/hardware_test_design/cpriphy_ftile_hw.qpf.
- Bewerk het .qsf-bestand file om pinnen toe te wijzen op basis van uw hardware.
- Klik in het menu Verwerking op Compilatie starten.
- Na succesvolle compilatie, een .sof file is beschikbaar binnenample_dir>/hardware_test_design/output_files-map.
Volg deze stappen om het hardwareontwerp te programmeren, bijvampbestand op het Intel Agilex-apparaat:
- Sluit de Intel Agilex I-serie Transceiver Signal Integrity Development Kit aan op de hostcomputer.
Let op: De ontwikkelkit is standaard voorgeprogrammeerd met de juiste klokfrequenties. U hoeft de applicatie Clock Control niet te gebruiken om de frequenties in te stellen. - Klik in het menu Extra op Programmeur.
- Klik in de Programmer op Hardware Setup.
- Selecteer een programmeerapparaat.
- Zorg ervoor dat Mode is ingesteld op JTAG.
- Selecteer het Intel Agilex-apparaat en klik op Apparaat toevoegen. De Programmer geeft een blokdiagram weer van de verbindingen tussen de apparaten op uw bord.
- Vink in de rij met uw .sof het vakje voor de .sof aan.
- Vink het vakje aan in de kolom Programmeren/Configureren.
- Klik op Start.
Gerelateerde informatie
- Op blokken gebaseerde ontwerpstromen
- Intel FPGA-apparaten programmeren
- Ontwerpen analyseren en debuggen met System Console
Het hardwareontwerp testen Bijvample
Nadat u het F-Tile CPRI PHY Intel FPGA IP-kernontwerp exampbestand en configureer het op uw Intel Agilex-apparaat, kunt u de systeemconsole gebruiken om de IP-kern en de PHY IP-kernregisters te programmeren.
Om de systeemconsole in te schakelen en het hardwareontwerp te testen, bijvample, volg deze stappen:
- Na het hardware-ontwerp exampAls het bestand is geconfigureerd op het Intel Agilex-apparaat, klikt u in de Intel Quartus Prime Pro Edition-software in het menu Extra op Systeemfoutopsporingsprogramma's ➤ Systeemconsole.
- Typ cd hwtest in het deelvenster Tcl Console om de map te wijzigenample_dir>/hardware_test_design/hwtest_sl.
- Typ source main_script.tcl om een verbinding met de JTAG beheersen en de test starten.
Ontwerp Exampde beschrijving:
Het ontwerp bijvample demonstreert de basisfunctionaliteit van de F-Tile CPRI PHY Intel FPGA IP-kern. U kunt het ontwerp genereren vanuit het Example Ontwerptabblad in de F-Tile CPRI PHY Intel FPGA IP-parametereditor.
Om het ontwerp te genereren, bijvample moet u eerst de parameterwaarden instellen voor de IP-kernvariatie die u in uw eindproduct wilt genereren. U kunt ervoor kiezen om het ontwerp exampbestand met of zonder de RS-FEC-functie. De RS-FEC-functie is beschikbaar met CPRI-lijnbitsnelheden van 10.1376, 12.1651 en 24.33024 Gbps.
Tabel 4. F-Tile CPRI PHY Intel FPGA IP Core-functiematrix
| CPRI-lijnbitsnelheid (Gbps) | RS-FEC-ondersteuning | Referentieklok (MHz) | Deterministische latentieondersteuning |
| 1.2288 | Nee | 153.6 | Ja |
| 2.4576 | Nee | 153.6 | Ja |
| 3.072 | Nee | 153.6 | Ja |
| 4.9152 | Nee | 153.6 | Ja |
| 6.144 | Nee | 153.6 | Ja |
| 9.8304 | Nee | 153.6 | Ja |
| 10.1376 | Met en zonder | 184.32 | Ja |
| 12.1651 | Met en zonder | 184.32 | Ja |
| 24.33024 | Met en zonder | 184.32 | Ja |
Functies
- Genereer het ontwerp bijvampbestand met RS-FEC-functie
- Basismogelijkheden voor pakketcontrole, inclusief het aantal round trip-latency
Simulatieontwerp Bijvample
Het F-Tile CPRI PHY Intel FPGA IP-ontwerp example genereert een simulatietestbank en simulatie files die de F-Tile CPRI PHY Intel FPGA IP-kern instantieert wanneer u de optie Simulatie selecteert.
Figuur 6. Blokdiagram voor lijnsnelheden van 10.1316, 12.1651 en 24.33024 Gbps (met en zonder RS-FEC)
Figuur 7. Blokdiagram voor lijnsnelheid van 1.228, 2.4576, 3.072, 4.9152, 6.144 en 9.8304 Gbps
In dit ontwerp bijvample biedt de simulatietestbench basisfunctionaliteit zoals opstarten en wachten op vergrendelen, pakketten verzenden en ontvangen.
Bij een succesvolle testrun wordt uitvoer weergegeven die het volgende gedrag bevestigt:
- De clientlogica reset de IP-kern.
- De clientlogica wacht op de uitlijning van het RX-datapad.
- De clientlogica verzendt hyperframes op de TX MII-interface en wacht tot vijf hyperframes worden ontvangen op de RX MII-interface. Hyperframes worden verzonden en ontvangen op de MII-interface volgens de CPRI v7.0-specificaties.
Opmerking: De CPRI-ontwerpen die zich richten op lijnsnelheden van 1.2, 2.4, 3, 4.9, 6.1 en 9.8 Gbps gebruiken een 8b/10b-interface en de ontwerpen die zich richten op 10.1, 12.1 en 24.3 Gbps (met en zonder RS-FEC) gebruiken een MII-interface. Dit ontwerp bijvample bevat een round trip-teller om de round trip-latentie van TX naar RX te tellen. - De clientlogica leest de waarde van de round trip-latentie en controleert de inhoud en juistheid van de hyperframes-gegevens aan de RX MII-zijde zodra de teller de round trip-latentietelling heeft voltooid.
Gerelateerde informatie
- CPRI-specificaties
Hardware-ontwerp bijvample
Figuur 8. Hardware-ontwerp bijvample Blokschema
Opmerking
- De CPRI-ontwerpen met 2.4/4.9/9.8 Gbps CPRI-lijnsnelheden gebruiken een 8b/10b-interface en alle andere CPRI-lijnsnelheidontwerpen gebruiken een MII-interface.
- De CPRI-ontwerpen met 2.4/4.9/9.8 Gbps CPRI-lijnsnelheden hebben een zendontvangerreferentieklok van 153.6 MHz nodig en alle andere CPRI-lijnsnelheden hebben 184.32 MHz nodig.
Het F-Tile CPRI PHY Intel FPGA IP-kernhardwareontwerp example bevat de volgende componenten:
- F-Tile CPRI PHY Intel FPGA IP-kern.
- Pakketclientlogicablok dat verkeer genereert en ontvangt.
- Rondreisteller.
- IOPLL om s te genererenamplengklok voor deterministische latentielogica binnen het IP-adres, en een round trip-tellercomponent op de testbank.
- Systeem-PLL om systeemklokken voor het IP-adres te genereren.
- Avalon®-MM-adresdecoder voor het decoderen van herconfiguratie-adresruimte voor CPRI-, transceiver- en Ethernet-modules tijdens herconfiguratietoegang.
- Bronnen en probes voor het uitvoeren van resets en het bewaken van de klokken en enkele statusbits.
- JTAG controller die communiceert met de systeemconsole. U communiceert met de clientlogica via System Console.
Interfacesignalen
Tabel 5. Ontwerp Vbample Interfacesignalen
| Signaal | Richting | Beschrijving |
| ref_clk100MHz | Invoer | Ingangsklok voor CSR-toegang op alle herconfiguratie-interfaces. Rijd op 100 MHz. |
| i_clk_ref[0] | Invoer | Referentieklok voor systeem-PLL. Aandrijving op 156.25 MHz. |
| i_clk_ref[1] | Invoer | Transceiver referentieklok. Rijd naar
• 153.6 MHz voor CPRI-lijnsnelheid 1.2, 2.4, 3, 4.9, 6.1 en 9.8 Gbps. • 184.32 MHz voor CPRI-lijnsnelheden 10.1,12.1 en 24.3 Gbps met en zonder RS-FEC. |
| i_rx_serial[n] | Invoer | Transceiver PHY voert seriële gegevens in. |
| o_tx_serial[n] | Uitvoer | Transceiver PHY voert seriële gegevens uit. |
Ontwerp Example Registers
Tabel 6. Ontwerp Vbample Registers
| Kanaalnummer | Basisadres (byteadres) | Registratietype |
|
0 |
0x00000000 | CPRI PHY Herconfiguratieregisters voor kanaal 0 |
| 0x00100000 | Ethernet-herconfiguratieregisters voor kanaal 0 | |
| 0x00200000 | Transceiver-herconfiguratieregisters voor kanaal 0 | |
|
1(2) |
0x01000000 | CPRI PHY Herconfiguratieregisters voor kanaal 1 |
| 0x01100000 | Ethernet-herconfiguratieregisters voor kanaal 1 | |
| 0x01200000 | Transceiver-herconfiguratieregisters voor kanaal 1 | |
|
2(2) |
0x02000000 | CPRI PHY Herconfiguratieregisters voor kanaal 2 |
| 0x02100000 | Ethernet-herconfiguratieregisters voor kanaal 2 | |
| 0x02200000 | Transceiver-herconfiguratieregisters voor kanaal 2 | |
| voortgezet… | ||
| Kanaalnummer | Basisadres (byteadres) | Registratietype |
|
3(2) |
0x03000000 | CPRI PHY Herconfiguratieregisters voor kanaal 3 |
| 0x03100000 | Ethernet-herconfiguratieregisters voor kanaal 3 | |
| 0x03200000 | Transceiver-herconfiguratieregisters voor kanaal 3 |
Deze registers zijn gereserveerd als het kanaal niet wordt gebruikt.
F-Tile CPRI PHY Intel FPGA IP-ontwerp Example Gebruikershandleiding Archieven
Als er geen IP-kernversie wordt vermeld, is de gebruikershandleiding voor de vorige IP-kernversie van toepassing.
| Intel Quartus Prime-versie | IP Core-versie | Gebruikershandleiding |
| 21.2 | 2.0.0 | F-Tile CPRI PHY Intel FPGA IP-ontwerp Exampde Gebruikershandleiding |
Documentrevisiegeschiedenis voor F-Tile CPRI PHY Intel FPGA IP Design Exampde Gebruikershandleiding
| Documentversie | Intel Quartus Prime-versie | IP-versie | Wijzigingen |
| 2021.10.04 | 21.3 | 3.0.0 |
|
| 2021.06.21 | 21.2 | 2.0.0 | Eerste release. |
Intel Corporation. Alle rechten voorbehouden. Intel, het Intel-logo en andere Intel-merken zijn handelsmerken van Intel Corporation of haar dochterondernemingen. Intel garandeert de prestaties van zijn FPGA- en halfgeleiderproducten volgens de huidige specificaties in overeenstemming met de standaardgarantie van Intel, maar behoudt zich het recht voor om op elk moment en zonder voorafgaande kennisgeving wijzigingen aan te brengen in producten en services. Intel aanvaardt geen verantwoordelijkheid of aansprakelijkheid die voortvloeit uit de toepassing of het gebruik van informatie, producten of diensten die hierin worden beschreven, behalve zoals uitdrukkelijk schriftelijk door Intel is overeengekomen. Intel-klanten wordt geadviseerd om de nieuwste versie van apparaatspecificaties te verkrijgen voordat ze vertrouwen op gepubliceerde informatie en voordat ze bestellingen voor producten of diensten plaatsen.
*Andere namen en merken kunnen eigendom van anderen zijn.
Documenten / Bronnen
 |
intel F-Tile CPRI PHY FPGA IP-ontwerp Vbample [pdf] Gebruikershandleiding F-Tile CPRI PHY FPGA IP-ontwerp Vbample, PHY FPGA IP-ontwerp Example, F-Tile CPRI IP Design Example, IP-ontwerp Example, IP-ontwerp |
