Intel F-Tile CPRI PHY FPGA IP Design เช่นample
คู่มือเริ่มต้นอย่างรวดเร็ว
F-Tile CPRI PHY Intel® FPGA IP core มอบม้านั่งทดสอบจำลองและการออกแบบฮาร์ดแวร์ เช่นampที่รองรับการคอมไพล์และการทดสอบฮาร์ดแวร์ เมื่อคุณสร้างการออกแบบเช่นample ตัวแก้ไขพารามิเตอร์จะสร้างโดยอัตโนมัติ fileจำเป็นในการจำลอง คอมไพล์ และทดสอบการออกแบบในฮาร์ดแวร์
Intel ยังมีตัวอย่างการคอมไพล์เท่านั้นampโปรเจ็กต์ที่คุณสามารถใช้เพื่อประเมินพื้นที่หลักและระยะเวลาของ IP ได้อย่างรวดเร็ว
F-Tile CPRI PHY Intel FPGA IP core ให้ความสามารถในการสร้างการออกแบบ เช่นampสำหรับการรวมกันของจำนวนช่องสัญญาณ CPRI และอัตราบิตของเส้น CPRI ที่รองรับทั้งหมด ม้านั่งทดสอบและการออกแบบ เช่นampรองรับการรวมพารามิเตอร์มากมายของ F-Tile CPRI PHY Intel FPGA IP core
รูปที่ 1 ขั้นตอนการพัฒนาสำหรับการออกแบบ เช่นample
ข้อมูลที่เกี่ยวข้อง
- F-Tile CPRI PHY คู่มือผู้ใช้ Intel FPGA IP
- สำหรับข้อมูลโดยละเอียดเกี่ยวกับ F-tile CPRI PHY IP
- F-Tile CPRI PHY Intel FPGA IP บันทึกย่อประจำรุ่น
- บันทึกย่อประจำรุ่น IP จะแสดงรายการการเปลี่ยนแปลง IP ในรุ่นใดรุ่นหนึ่ง
ข้อกำหนดด้านฮาร์ดแวร์และซอฟต์แวร์
เพื่อทดสอบอดีตampออกแบบ ให้ใช้ฮาร์ดแวร์และซอฟต์แวร์ต่อไปนี้:
- ซอฟต์แวร์ Intel Quartus® Prime Pro Edition
- คอนโซลระบบ
- เครื่องจำลองที่รองรับ:
- เรื่องย่อ* VCS*
- สรุป VCS MX
- Siemens* EDA ModelSim* SE หรือ Questa*— Questa-Intel FPGA Edition
การสร้างการออกแบบ
รูปที่ 2 ขั้นตอน
รูปที่ 3 ตัวอย่างampแท็บการออกแบบในตัวแก้ไขพารามิเตอร์ IP
หากต้องการสร้างโปรเจ็กต์ Intel Quartus Prime Pro Edition:
- ใน Intel Quartus Prime Pro Edition คลิก File ➤ ตัวช่วยสร้างโครงการใหม่เพื่อสร้างโครงการ Quartus Prime ใหม่ หรือ File ➤ เปิดโครงการ เพื่อเปิดโครงการ Intel Quartus Prime ที่มีอยู่ วิซาร์ดแจ้งให้คุณระบุอุปกรณ์
- ระบุตระกูลอุปกรณ์ Agilex (I-series) และเลือกอุปกรณ์ที่ตรงตามข้อกำหนดเหล่านี้ทั้งหมด:
- ไทล์ตัวรับส่งสัญญาณเป็นแบบ F-tile
- เกรดความเร็วของตัวรับส่งสัญญาณคือ -1 หรือ -2
- เกรดความเร็วคอร์คือ -1 หรือ -2 หรือ -3
- คลิกเสร็จสิ้น
ทำตามขั้นตอนเหล่านี้เพื่อสร้างการออกแบบฮาร์ดแวร์ F-Tile CPRI PHY Intel FPGA IP เช่นampไฟล์และม้านั่งทดสอบ:
- ใน IP Catalog ค้นหาและเลือก F-Tile CPRI PHY Intel FPGA IP หน้าต่างการเปลี่ยนแปลง IP ใหม่จะปรากฏขึ้น
- ระบุชื่อระดับบนสุด สำหรับรูปแบบ IP ที่คุณกำหนดเอง ตัวแก้ไขพารามิเตอร์บันทึกการตั้งค่ารูปแบบ IP ใน file ชื่อ .ip
- คลิกตกลง ตัวแก้ไขพารามิเตอร์จะปรากฏขึ้น
- บนแท็บ IP ระบุพารามิเตอร์สำหรับรูปแบบหลักของ IP ของคุณ
- ออน เดอะ เอ็กซ์ampแท็บการออกแบบภายใต้เช่นampเลอ ดีไซน์ Files เลือกตัวเลือกการจำลองเพื่อสร้างม้านั่งทดสอบและโปรเจ็กต์เฉพาะการคอมไพล์เท่านั้น เลือกตัวเลือกการสังเคราะห์เพื่อสร้างการออกแบบฮาร์ดแวร์ เช่นampเลอ คุณต้องเลือกตัวเลือกการจำลองและการสังเคราะห์อย่างน้อยหนึ่งตัวเลือกเพื่อสร้างการออกแบบ เช่นampเล.
- ออน เดอะ เอ็กซ์ampแท็บ การออกแบบ ภายใต้ รูปแบบ HDL ที่สร้าง ให้เลือก Verilog HDL หรือ VHDL หากคุณเลือก VHDL คุณต้องจำลองม้านั่งทดสอบด้วยตัวจำลองภาษาผสม อุปกรณ์ที่อยู่ระหว่างการทดสอบใน ex_ ไดเร็กทอรีเป็นโมเดล VHDL แต่เป็นเครื่องทดสอบหลัก file เป็นระบบ Verilog file.
- คลิกสร้าง Exampปุ่มออกแบบ เลือกอดีตampหน้าต่างไดเร็กทอรีการออกแบบจะปรากฏขึ้น
- หากคุณต้องการแก้ไขการออกแบบเช่นampเส้นทางไดเรกทอรีหรือชื่อจากค่าเริ่มต้นที่แสดง (cpriphy_ftile_0_example_design) เรียกดูเส้นทางใหม่และพิมพ์การออกแบบใหม่ เช่นampชื่อไดเร็กทอรีไฟล์ (ample_dir>).
โครงสร้างไดเรกทอรี
การออกแบบหลัก F-Tile CPRI PHY Intel FPGA IP เช่นample file ไดเร็กทอรีประกอบด้วยสิ่งต่อไปนี้ที่สร้างขึ้น files สำหรับการออกแบบเช่นampเล.
รูปที่ 4 โครงสร้างไดเร็กทอรีของตัวอย่างที่สร้างขึ้นampเลอ ดีไซน์
ตารางที่ 1. โต๊ะทดสอบ File คำอธิบาย
| File ชื่อ | คำอธิบาย |
| คีย์ Testbench และการจำลอง Files | |
| <การออกแบบ_example_dir>/ เช่นample_testbench/basic_avl_tb_top.sv | โต๊ะทดสอบระดับสูงสุด file. Testbench จะสร้างตัวอย่าง DUT wrapper และรันงาน Verilog HDL เพื่อสร้างและรับแพ็กเก็ต |
| <การออกแบบ_example_dir>/ เช่นample_testbench/ cpriphy_ftile_wrapper.sv | กระดาษห่อ DUT ที่จำลอง DUT และส่วนประกอบของโต๊ะทดสอบอื่นๆ |
| สคริปต์ Testbench(1) | |
| <การออกแบบ_example_dir>/ เช่นample_testbench/run_vsim.do | สคริปต์ Siemens EDA ModelSim SE หรือ Questa หรือ Questa-Intel FPGA Edition เพื่อรัน testbench |
| <การออกแบบ_example_dir>/ เช่นample_testbench/run_vcs.sh | สคริปต์ Synopsys VCS เพื่อเรียกใช้ testbench |
| <การออกแบบ_example_dir>/ เช่นample_testbench/รัน_vcsmx.sh | สคริปต์ Synopsys VCS MX (รวม Verilog HDL และ SystemVerilog กับ VHDL) เพื่อรัน testbench |
ละเว้นสคริปต์ตัวจำลองอื่นๆ ในample_dir>/อดีตample_testbench/ โฟลเดอร์
ตารางที่ 2 การออกแบบฮาร์ดแวร์ เช่นample File คำอธิบาย
| File ชื่อ | คำอธิบาย |
| <การออกแบบ_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf | โครงการ Intel Quartus Prime file. |
| <การออกแบบ_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf | การตั้งค่าโครงการ Intel Quartus Prime file. |
| <การออกแบบ_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc | ข้อจำกัดในการออกแบบ Synopsys fileส. คุณสามารถคัดลอกและแก้ไขสิ่งเหล่านี้ได้ fileสำหรับการออกแบบ Intel Agilex™ ของคุณเอง |
| <การออกแบบ_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v | การออกแบบ Verilog HDL ระดับบนสุดเช่นample file. |
| <การออกแบบ_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv | กระดาษห่อ DUT ที่จำลอง DUT และส่วนประกอบของโต๊ะทดสอบอื่นๆ |
| <การออกแบบ_example_dir>/hardware_test_design/ hwtest_sl/main_script.tcl | หลัก file สำหรับการเข้าถึงคอนโซลระบบ |
จำลองการออกแบบ เช่นampเลอ Testbench
รูปที่ 5 ขั้นตอน
ทำตามขั้นตอนเหล่านี้เพื่อจำลองม้านั่งทดสอบ:
- ที่พรอมต์คำสั่ง เปลี่ยนเป็นไดเร็กทอรีการจำลอง testbenchample_dir>/อดีตample_testbench. ซีดี /อดีตample_testbench
- รัน quartus_tlg บนโปรเจ็กต์ที่สร้างขึ้น file: quartus_tlg cpriphy_ftile_hw
- เรียกใช้ ip-setup-simulation: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
- เรียกใช้สคริปต์จำลองสำหรับโปรแกรมจำลองที่รองรับที่คุณเลือก สคริปต์คอมไพล์และรันเครื่องทดสอบในโปรแกรมจำลอง โปรดดูตารางขั้นตอนการจำลอง Testbench
- วิเคราะห์ผลลัพธ์ ม้านั่งทดสอบที่ประสบความสำเร็จได้รับไฮเปอร์เฟรม 5 อัน และแสดงข้อความว่า "ผ่านแล้ว"
ตารางที่ 3. ขั้นตอนในการจำลอง Testbench ใน Synopsys VCS* Simulator
| โปรแกรมจำลอง | คำแนะนำ | |
| วีซีเอส | ในบรรทัดคำสั่ง พิมพ์: | |
| ช run_vcs.sh | ||
| ต่อเนื่อง… | ||
| โปรแกรมจำลอง | คำแนะนำ | |
| วีซีเอส เอ็มเอ็กซ์ | ในบรรทัดคำสั่ง พิมพ์: | |
| ช run_vcsmx.sh | ||
| ModelSim SE หรือ Questa หรือ Questa-Intel FPGA Edition | ในบรรทัดคำสั่ง พิมพ์: | |
| vsim -ทำ run_vsim.do | ||
| หากคุณต้องการจำลองโดยไม่ต้องเปิด GUI ให้พิมพ์: | ||
| vsim -c -do run_vsim.do | ||
ต่อไปนี้เป็นสampเอาต์พุต le แสดงให้เห็นถึงความสำเร็จในการทดสอบการจำลองสำหรับ 24.33024 Gbps พร้อม CPRI 4 แชนเนล:
การคอมไพล์โปรเจ็กต์การคอมไพล์เท่านั้น
เพื่อรวบรวมการรวบรวมเท่านั้นเช่นampโครงการ ทำตามขั้นตอนเหล่านี้:
- ตรวจสอบการออกแบบการรวบรวมเช่นampรุ่น le เสร็จสมบูรณ์
- ในซอฟต์แวร์ Intel Quartus Prime Pro Edition ให้เปิดโครงการ Intel Quartus Prime Pro Editionample_dir>/compilation_test_design/cpriphy_ftile.qpf.
- บนเมนูการประมวลผล คลิกเริ่มการคอมไพล์
- หลังจากการคอมไพล์สำเร็จ รายงานกำหนดเวลาและการใช้ทรัพยากรจะพร้อมใช้งานในเซสชัน Intel Quartus Prime Pro Edition ของคุณ
ข้อมูลที่เกี่ยวข้อง
โฟลว์การออกแบบตามบล็อก
การคอมไพล์และกำหนดค่าการออกแบบ เช่นampในฮาร์ดแวร์
เพื่อรวบรวมการออกแบบฮาร์ดแวร์เช่นampและกำหนดค่าบนอุปกรณ์ Intel Agilex ของคุณ ทำตามขั้นตอนเหล่านี้:
- ตรวจสอบการออกแบบฮาร์ดแวร์เช่นampรุ่น le เสร็จสมบูรณ์
- ในซอฟต์แวร์ Intel Quartus Prime Pro Edition ให้เปิดโครงการ Intel Quartus Primeample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf.
- แก้ไข .qsf file เพื่อกำหนดพินตามฮาร์ดแวร์ของคุณ
- บนเมนูการประมวลผล คลิกเริ่มการคอมไพล์
- หลังจากคอมไพล์สำเร็จแล้ว ไฟล์ .sof file มีอยู่ในample_dir>/hardware_test_design/output_fileไดเร็กทอรี
ทำตามขั้นตอนเหล่านี้เพื่อตั้งโปรแกรมการออกแบบฮาร์ดแวร์ เช่นampบนอุปกรณ์ Intel Agilex:
- เชื่อมต่อชุดพัฒนาความสมบูรณ์ของสัญญาณตัวรับส่งสัญญาณ Intel Agilex I-series เข้ากับคอมพิวเตอร์โฮสต์
หมายเหตุ: ชุดพัฒนาได้รับการตั้งโปรแกรมไว้ล่วงหน้าด้วยความถี่สัญญาณนาฬิกาที่ถูกต้องตามค่าเริ่มต้น คุณไม่จำเป็นต้องใช้แอปพลิเคชันควบคุมนาฬิกาเพื่อตั้งค่าความถี่ - บนเมนูเครื่องมือ คลิกโปรแกรมเมอร์
- ในโปรแกรมเมอร์ ให้คลิก การตั้งค่าฮาร์ดแวร์
- เลือกอุปกรณ์การเขียนโปรแกรม
- ตรวจสอบให้แน่ใจว่าได้ตั้งค่าโหมดเป็น JTAG.
- เลือกอุปกรณ์ Intel Agilex และคลิกเพิ่มอุปกรณ์ โปรแกรมเมอร์จะแสดงบล็อกไดอะแกรมของการเชื่อมต่อระหว่างอุปกรณ์บนบอร์ดของคุณ
- ในแถวที่มีไฟล์ .sof ให้เลือกช่อง .sof
- ทำเครื่องหมายที่ช่องในคอลัมน์ Program/Configure
- คลิกเริ่มต้น
ข้อมูลที่เกี่ยวข้อง
- โฟลว์การออกแบบตามบล็อก
- การเขียนโปรแกรมอุปกรณ์ Intel FPGA
- การวิเคราะห์และดีบักการออกแบบด้วยคอนโซลระบบ
การทดสอบการออกแบบฮาร์ดแวร์ เช่นample
หลังจากที่คุณคอมไพล์ F-Tile CPRI PHY Intel FPGA IP core design เช่นampและกำหนดค่าบนอุปกรณ์ Intel Agilex ของคุณ คุณสามารถใช้คอนโซลระบบเพื่อตั้งโปรแกรมคอร์ IP และรีจิสเตอร์ PHY IP คอร์ได้
หากต้องการเปิดคอนโซลระบบและทดสอบการออกแบบฮาร์ดแวร์ เช่นampทำตามขั้นตอนเหล่านี้:
- หลังจากการออกแบบฮาร์ดแวร์เช่นampไฟล์ได้รับการกำหนดค่าบนอุปกรณ์ Intel Agilex ในซอฟต์แวร์ Intel Quartus Prime Pro Edition บนเมนูเครื่องมือ คลิกเครื่องมือแก้ไขจุดบกพร่องระบบ ➤ คอนโซลระบบ
- ในบานหน้าต่าง Tcl Console ให้พิมพ์ cd hwtest เพื่อเปลี่ยนไดเร็กทอรีample_dir>/hardware_test_design/hwtest_sl.
- พิมพ์ source main_script.tcl เพื่อเปิดการเชื่อมต่อกับ JTAG ต้นแบบและเริ่มการทดสอบ
การออกแบบอดีตampคำอธิบาย
การออกแบบเช่นampสาธิตการทำงานพื้นฐานของ F-Tile CPRI PHY Intel FPGA IP core คุณสามารถสร้างการออกแบบจาก Exampแท็บการออกแบบในตัวแก้ไขพารามิเตอร์ F-Tile CPRI PHY Intel FPGA IP
เพื่อสร้างการออกแบบเช่นampอันดับแรก คุณต้องตั้งค่าพารามิเตอร์สำหรับรูปแบบหลัก IP ที่คุณตั้งใจจะสร้างในผลิตภัณฑ์ขั้นสุดท้ายของคุณ คุณสามารถเลือกที่จะสร้างการออกแบบได้เช่นampมีหรือไม่มีฟีเจอร์ RS-FEC คุณสมบัติ RS-FEC ใช้งานได้กับอัตราบิตบรรทัด CPRI 10.1376, 12.1651 และ 24.33024 Gbps
ตารางที่ 4. F-Tile CPRI PHY Intel FPGA IP Core Feature Matrix
| อัตราบิตของเส้น CPRI (Gbps) | รองรับ RS-FEC | นาฬิกาอ้างอิง (MHz) | การสนับสนุนเวลาแฝงที่กำหนด |
| 1.2288 | เลขที่ | 153.6 | ใช่ |
| 2.4576 | เลขที่ | 153.6 | ใช่ |
| 3.072 | เลขที่ | 153.6 | ใช่ |
| 4.9152 | เลขที่ | 153.6 | ใช่ |
| 6.144 | เลขที่ | 153.6 | ใช่ |
| 9.8304 | เลขที่ | 153.6 | ใช่ |
| 10.1376 | มีและไม่มี | 184.32 | ใช่ |
| 12.1651 | มีและไม่มี | 184.32 | ใช่ |
| 24.33024 | มีและไม่มี | 184.32 | ใช่ |
คุณสมบัติ
- สร้างการออกแบบเช่นampเลอพร้อมคุณสมบัติ RS-FEC
- ความสามารถในการตรวจสอบแพ็กเก็ตพื้นฐานรวมถึงการนับเวลาแฝงในการเดินทางไปกลับ
การออกแบบการจำลอง เช่นample
การออกแบบ F-Tile CPRI PHY Intel FPGA IP เช่นample สร้างโต๊ะทดสอบจำลองและการจำลอง fileที่สร้างอินสแตนซ์ F-Tile CPRI PHY Intel FPGA IP core เมื่อคุณเลือกตัวเลือกการจำลอง
รูปที่ 6 แผนภาพบล็อกสำหรับอัตราสาย 10.1316, 12.1651 และ 24.33024 Gbps (มีและไม่มี RS-FEC)
รูปที่ 7 แผนภาพบล็อกสำหรับอัตราสาย 1.228, 2.4576, 3.072, 4.9152, 6.144 และ 9.8304 Gbps
ในการออกแบบนี้เช่นample, ม้านั่งทดสอบการจำลองมีฟังก์ชันพื้นฐาน เช่น การเริ่มต้นและรอการล็อก การส่งและรับแพ็กเก็ต
การทดสอบที่สำเร็จจะแสดงเอาต์พุตที่ยืนยันลักษณะการทำงานต่อไปนี้:
- ลอจิกของไคลเอนต์รีเซ็ตแกน IP
- ลอจิกของไคลเอนต์รอการจัดแนวเส้นทางข้อมูล RX
- ลอจิกของไคลเอ็นต์ส่งไฮเปอร์เฟรมบนอินเทอร์เฟซ TX MII และรอให้ได้รับไฮเปอร์เฟรมห้ารายการบนอินเทอร์เฟซ RX MII ไฮเปอร์เฟรมถูกส่งและรับบนอินเทอร์เฟซ MII ตามข้อกำหนด CPRI v7.0
บันทึก: CPRI ออกแบบเป้าหมายอัตราสาย 1.2, 2.4, 3, 4.9, 6.1 และ 9.8 Gbps ใช้อินเทอร์เฟซ 8b/10b และการออกแบบเป้าหมาย 10.1, 12.1 และ 24.3 Gbps (มีและไม่มี RS-FEC) ใช้อินเทอร์เฟซ MII การออกแบบนี้เช่นample มีตัวนับการเดินทางไปกลับเพื่อนับเวลาแฝงในการเดินทางไปกลับจาก TX ถึง RX - ตรรกะของไคลเอ็นต์จะอ่านค่าเวลาแฝงแบบไปกลับ และตรวจสอบเนื้อหาและความถูกต้องของข้อมูลไฮเปอร์เฟรมบนฝั่ง RX MII เมื่อตัวนับเสร็จสิ้นการนับเวลาแฝงแบบไปกลับ
ข้อมูลที่เกี่ยวข้อง
- ข้อมูลจำเพาะของ CPRI
การออกแบบฮาร์ดแวร์ เช่นample
รูปที่ 8 การออกแบบฮาร์ดแวร์ample บล็อกไดอะแกรม
บันทึก
- การออกแบบ CPRI ที่มีอัตราสาย CPRI 2.4/4.9/9.8 Gbps ใช้อินเทอร์เฟซ 8b/10b และการออกแบบอัตราสาย CPRI อื่นๆ ทั้งหมดใช้อินเทอร์เฟซ MII
- การออกแบบ CPRI ที่มีอัตราสาย CPRI 2.4/4.9/9.8 Gbps ต้องการนาฬิกาอ้างอิงตัวรับส่งสัญญาณ 153.6 MHz และอัตราสาย CPRI อื่นๆ ทั้งหมดต้องใช้ 184.32 MHz
การออกแบบฮาร์ดแวร์หลัก F-Tile CPRI PHY Intel FPGA IP เช่นample มีส่วนประกอบดังต่อไปนี้:
- F-Tile CPRI PHY Intel FPGA IP core
- บล็อกลอจิกไคลเอ็นต์แพ็คเก็ตที่สร้างและรับปริมาณข้อมูล
- เคาน์เตอร์ไป-กลับ
- IOPLL เพื่อสร้าง sampนาฬิกา ling สำหรับตรรกะเวลาแฝงที่กำหนดภายใน IP และส่วนประกอบตัวนับการเดินทางไปกลับที่ testbench
- System PLL เพื่อสร้างนาฬิการะบบสำหรับ IP
- ตัวถอดรหัสที่อยู่ Avalon®-MM เพื่อถอดรหัสพื้นที่ที่อยู่การกำหนดค่าใหม่สำหรับโมดูล CPRI ตัวรับส่งสัญญาณ และอีเธอร์เน็ตระหว่างการเข้าถึงการกำหนดค่าใหม่
- แหล่งที่มาและโพรบสำหรับการยืนยันการรีเซ็ตและการตรวจสอบนาฬิกาและบิตสถานะบางส่วน
- JTAG คอนโทรลเลอร์ที่สื่อสารกับคอนโซลระบบ คุณสื่อสารกับลอจิกไคลเอ็นต์ผ่าน System Console
สัญญาณอินเทอร์เฟซ
ตารางที่ 5. การออกแบบ เช่นample สัญญาณอินเทอร์เฟซ
| สัญญาณ | ทิศทาง | คำอธิบาย |
| ref_clk100MHz | ป้อนข้อมูล | อินพุตนาฬิกาสำหรับการเข้าถึง CSR บนอินเทอร์เฟซการกำหนดค่าใหม่ทั้งหมด ขับที่ 100 MHz. |
| i_clk_ref[0] | ป้อนข้อมูล | นาฬิกาอ้างอิงสำหรับ System PLL ขับที่ 156.25 MHz. |
| i_clk_ref[1] | ป้อนข้อมูล | นาฬิกาอ้างอิงตัวรับส่งสัญญาณ ขับรถไปที่
• 153.6 MHz สำหรับสาย CPRI อัตรา 1.2, 2.4, 3, 4.9, 6.1 และ 9.8 Gbps • 184.32 MHz สำหรับสาย CPRI อัตรา 10.1,12.1 และ 24.3 Gbps มีและไม่มี RS-FEC |
| i_rx_serial[n] | ป้อนข้อมูล | เครื่องรับส่งสัญญาณ PHY ป้อนข้อมูลอนุกรม |
| o_tx_serial[n] | เอาท์พุต | ข้อมูลอนุกรมเอาต์พุต PHY ของตัวรับส่งสัญญาณ |
การออกแบบอดีตampเลอรีจิสเตอร์
ตารางที่ 6 การออกแบบ เช่นampเลอรีจิสเตอร์
| หมายเลขช่อง | ที่อยู่ฐาน (ที่อยู่ไบต์) | ลงทะเบียนประเภท |
|
0 |
ขนาด 0x00000000 | CPRI PHY การลงทะเบียนการกำหนดค่าใหม่สำหรับช่อง 0 |
| ขนาด 0x00100000 | การลงทะเบียนการกำหนดค่าอีเทอร์เน็ตใหม่สำหรับช่อง 0 | |
| ขนาด 0x00200000 | รีจิสเตอร์การกำหนดค่าใหม่ของทรานซีฟเวอร์สำหรับช่อง 0 | |
|
1(2) |
ขนาด 0x01000000 | CPRI PHY การลงทะเบียนการกำหนดค่าใหม่สำหรับช่อง 1 |
| ขนาด 0x01100000 | การลงทะเบียนการกำหนดค่าอีเทอร์เน็ตใหม่สำหรับช่อง 1 | |
| ขนาด 0x01200000 | รีจิสเตอร์การกำหนดค่าใหม่ของทรานซีฟเวอร์สำหรับช่อง 1 | |
|
2(2) |
ขนาด 0x02000000 | CPRI PHY การลงทะเบียนการกำหนดค่าใหม่สำหรับช่อง 2 |
| ขนาด 0x02100000 | การลงทะเบียนการกำหนดค่าอีเทอร์เน็ตใหม่สำหรับช่อง 2 | |
| ขนาด 0x02200000 | รีจิสเตอร์การกำหนดค่าใหม่ของทรานซีฟเวอร์สำหรับช่อง 2 | |
| ต่อเนื่อง… | ||
| หมายเลขช่อง | ที่อยู่ฐาน (ที่อยู่ไบต์) | ลงทะเบียนประเภท |
|
3(2) |
ขนาด 0x03000000 | CPRI PHY การลงทะเบียนการกำหนดค่าใหม่สำหรับช่อง 3 |
| ขนาด 0x03100000 | การลงทะเบียนการกำหนดค่าอีเทอร์เน็ตใหม่สำหรับช่อง 3 | |
| ขนาด 0x03200000 | รีจิสเตอร์การกำหนดค่าใหม่ของทรานซีฟเวอร์สำหรับช่อง 3 |
การลงทะเบียนเหล่านี้จะถูกสงวนไว้หากไม่ได้ใช้ช่องสัญญาณ
F-Tile CPRI PHY Intel FPGA IP Design เช่นample คู่มือผู้ใช้เอกสารสำคัญ
หากไม่มี IP core version อยู่ในรายการ คู่มือผู้ใช้สำหรับ IP core รุ่นก่อนหน้าจะถูกนำมาใช้
| รุ่น Intel Quartus Prime | IP Core รุ่น | คู่มือการใช้งาน |
| 21.2 | 2.0.0 | F-Tile CPRI PHY Intel FPGA IP Design เช่นample คู่มือผู้ใช้ |
ประวัติการแก้ไขเอกสารสำหรับ F-Tile CPRI PHY Intel FPGA IP Design เช่นample คู่มือผู้ใช้
| เวอร์ชันเอกสาร | รุ่น Intel Quartus Prime | IPVersion | การเปลี่ยนแปลง |
| 2021.10.04 | 21.3 | 3.0.0 |
|
| 2021.06.21 | 21.2 | 2.0.0 | การเปิดตัวครั้งแรก |
อินเทล คอร์ปอเรชั่น สงวนลิขสิทธิ์. Intel, โลโก้ Intel และเครื่องหมาย Intel อื่นๆ เป็นเครื่องหมายการค้าของ Intel Corporation หรือบริษัทในเครือ Intel รับประกันประสิทธิภาพของผลิตภัณฑ์ FPGA และเซมิคอนดักเตอร์ตามข้อมูลจำเพาะปัจจุบันตามการรับประกันมาตรฐานของ Intel แต่ขอสงวนสิทธิ์ในการเปลี่ยนแปลงผลิตภัณฑ์และบริการใดๆ ได้ตลอดเวลาโดยไม่ต้องแจ้งให้ทราบล่วงหน้า Intel ไม่รับผิดชอบหรือรับผิดใดๆ ที่เกิดขึ้นจากแอปพลิเคชันหรือการใช้ข้อมูล ผลิตภัณฑ์ หรือบริการใดๆ ที่อธิบายไว้ในที่นี้ ยกเว้นตามที่ Intel ตกลงเป็นลายลักษณ์อักษรโดยชัดแจ้ง ขอแนะนำให้ลูกค้าของ Intel ได้รับข้อมูลจำเพาะของอุปกรณ์เวอร์ชันล่าสุดก่อนที่จะใช้ข้อมูลที่เผยแพร่ใดๆ และก่อนที่จะทำการสั่งซื้อผลิตภัณฑ์หรือบริการ
*ชื่อและยี่ห้ออื่น ๆ อาจถูกอ้างสิทธิ์โดยถือเป็นทรัพย์สินของผู้อื่น
เอกสาร / แหล่งข้อมูล
 |
Intel F-Tile CPRI PHY FPGA IP Design เช่นample [พีดีเอฟ] คู่มือการใช้งาน F-Tile CPRI PHY FPGA IP Design เช่นampเช่น PHY FPGA IP Design เช่นample, F-Tile CPRI IP Design เช่นampเลอ, IP Design Exampเลอ, การออกแบบ IP |
