intel F-Tile CPRI PHY FPGA IP Design Eksample

Hurtig startvejledning

F-Tile CPRI PHY Intel® FPGA IP-kernen giver en simuleringstestbænk og hardwaredesign f.eks.ample, der understøtter kompilering og hardwaretest. Når du genererer designet f.eksample, opretter parametereditoren automatisk fileer nødvendigt for at simulere, kompilere og teste designet i hardware.
Intel leverer også et eksampet projekt, som du kan bruge til hurtigt at estimere IP-kerneområde og timing.
F-Tile CPRI PHY Intel FPGA IP-kernen giver mulighed for at generere design f.eksamples for alle understøttede kombinationer af antal CPRI-kanaler og CPRI-linjebithastigheder. Testbænken og design example understøtter adskillige parameterkombinationer af F-Tile CPRI PHY Intel FPGA IP-kernen.

Figur 1. Udviklingstrin for designet Example

Relateret information

• F-Tile CPRI PHY Intel FPGA IP Brugervejledning
  • For detaljerede oplysninger om F-tile CPRI PHY IP.
• F-Tile CPRI PHY Intel FPGA IP Release Notes
  • IP Release Notes viser IP-ændringer i en bestemt udgivelse.

Hardware- og softwarekrav

For at teste exampved design skal du bruge følgende hardware og software:

• Intel Quartus® Prime Pro Edition-software
• Systemkonsol
• Understøttede simulatorer:
  • Synopsys* VCS*
  • Synopsys VCS MX
  • Siemens* EDA ModelSim* SE eller Questa*— Questa-Intel FPGA Edition

Generering af designet

Figur 2. Fremgangsmåde

Figur 3. Eksampfanen Design i IP Parameter Editor

Sådan opretter du et Intel Quartus Prime Pro Edition-projekt:

1. Klik på i Intel Quartus Prime Pro Edition File ➤ Ny projektguide for at oprette et nyt Quartus Prime-projekt, eller File ➤ Åbn projekt for at åbne et eksisterende Intel Quartus Prime-projekt. Guiden beder dig angive en enhed.
2. Angiv enhedsfamilien Agilex (I-serien), og vælg en enhed, der opfylder alle disse krav:
   • Transceiver flise er F-flise
   • Transceiverhastighedsgraden er -1 eller -2
   • Kernehastighedsgraden er -1 eller -2 eller -3
3. Klik på Udfør.

Følg disse trin for at generere F-Tile CPRI PHY Intel FPGA IP-hardwaredesignet, f.eksample og testbench:

1. Find og vælg F-Tile CPRI PHY Intel FPGA IP i IP-kataloget. Vinduet Ny IP-variation vises.
2. Angiv et navn på øverste niveau for din tilpassede IP-variation. Parametereditoren gemmer IP-variationsindstillingerne i en file som hedder .ip.
3. Klik på OK. Parametereditoren vises.
4. På fanen IP skal du angive parametrene for din IP-kernevariant.
5. På Exampfanebladet Design, under Example Design Files, vælg Simulering for at generere testbench og kompileringsprojektet. Vælg indstillingen Syntese for at generere hardwaredesignet, f.eksample. Du skal vælge mindst én af mulighederne for simulering og syntese for at generere designet f.eksample.
6. På Examppå fanen Design, under Genereret HDL-format, vælg Verilog HDL eller VHDL. Hvis du vælger VHDL, skal du simulere testbænken med en blandet sprogsimulator. Enheden under test i ex_ bibliotek er en VHDL-model, men den vigtigste testbench file er et System Verilog file.
7. Klik på Generer eksample Design knap. Vælg Exampvinduet Design Directory vises.
8. Hvis du ønsker at ændre designet f.eksample mappesti eller navn fra de viste standardindstillinger (cpriphy_ftile_0_example_design), gå til den nye sti og skriv det nye design f.eksample mappenavn (ample_dir>).

Katalogstruktur

F-Tile CPRI PHY Intel FPGA IP-kernedesignet f.eksample file mapper indeholder følgende genererede files for designet example.

Figur 4. Directory-struktur af det genererede example Design

Tabel 1. Testbænk File Beskrivelser

File Navne	Beskrivelse
Key Testbench og simulering Files
<design_example_dir>/ example_testbench/basic_avl_tb_top.sv	Testbænk på topniveau file. Testbænken instansierer DUT-indpakningen og kører Verilog HDL-opgaver for at generere og acceptere pakker.
<design_example_dir>/ example_testbench/ cpriphy_ftile_wrapper.sv	DUT-indpakning, der instansierer DUT og andre testbænkkomponenter.
Testbench Scripts(1)
<design_example_dir>/ example_testbench/run_vsim.do	Siemens EDA ModelSim SE eller Questa eller Questa-Intel FPGA Edition scriptet til at køre testbænken.
<design_example_dir>/ example_testbench/run_vcs.sh	Synopsys VCS-scriptet til at køre testbænken.
<design_example_dir>/ example_testbench/run_vcsmx.sh	Synopsys VCS MX-scriptet (kombineret Verilog HDL og SystemVerilog med VHDL) til at køre testbænken.

Ignorer ethvert andet simulatorscript iample_dir>/example_testbench/ mappe.

Tabel 2. Hardware Design Eksample File Beskrivelser

File Navne	Beskrivelser
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf	Intel Quartus Prime-projekt file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf	Intel Quartus Prime projektindstilling file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc	Synopsys Design Constraints files. Du kan kopiere og ændre disse files til dit eget Intel Agilex™-design.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v	Topniveau Verilog HDL design example file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv	DUT-indpakning, der instansierer DUT og andre testbænkkomponenter.
<design_example_dir>/hardware_test_design/ hwtest_sl/main_script.tcl	Hoved file for at få adgang til systemkonsollen.

Simulering af Design Example Testbench

Figur 5. Fremgangsmåde

Følg disse trin for at simulere testbænken:

1. Skift til testbench-simuleringsbiblioteket ved kommandopromptenample_dir>/example_testbench. cd /eksample_testbench
2. Kør quartus_tlg på det genererede projekt file: quartus_tlg cpriphy_ftile_hw
3. Kør ip-setup-simulation: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
4. Kør simuleringsscriptet for den understøttede simulator efter eget valg. Scriptet kompilerer og kører testbænken i simulatoren. Se tabellen Trin til at simulere testbænken.
5. Analyser resultaterne. Den vellykkede testbench modtog fem hyperrammer og viser "PASSED".

Tabel 3. Trin til at simulere testbænken i Synopsys VCS* Simulator

Simulator	Instruktioner
VCS	I kommandolinjen skal du skrive:
	sh run_vcs.sh
fortsatte…

Simulator	Instruktioner
VCS MX	I kommandolinjen skal du skrive:
	sh run_vcsmx.sh
ModelSim SE eller Questa eller Questa-Intel FPGA Edition	I kommandolinjen skal du skrive:
	vsim -do run_vsim.do
	Hvis du foretrækker at simulere uden at hente GUI'en, skal du skrive:
	vsim -c -do run_vsim.do

Følgende sample output illustrerer en vellykket simuleringstestkørsel for 24.33024 Gbps med 4 CPRI-kanaler:

Kompilering af det eneste kompileringsprojekt

For at kompilere den kun kompilering exampfor projektet, følg disse trin:

1. Sørg for kompileringsdesign exampgenerationen er fuldført.
2. Åbn Intel Quartus Prime Pro Edition-projektet i Intel Quartus Prime Pro Edition-softwarenample_dir>/compilation_test_design/cpriphy_ftile.qpf.
3. Klik på Start kompilering i menuen Behandling.
4. Efter vellykket kompilering er rapporter for timing og for ressourceudnyttelse tilgængelige i din Intel Quartus Prime Pro Edition-session.

Relateret information
Blokbaserede designflows

Kompilering og konfiguration af Design Example i Hardware

For at kompilere hardwaredesignet f.eksampog konfigurer den på din Intel Agilex-enhed, følg disse trin:

1. Sørg for hardwaredesign f.eksampgenerationen er fuldført.
2. Åbn Intel Quartus Prime-projektet i Intel Quartus Prime Pro Edition-softwarenample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf.
3. Rediger .qsf file at tildele stifter baseret på din hardware.
4. Klik på Start kompilering i menuen Behandling.
5. Efter vellykket kompilering, en .sof file findes iample_dir>/hardware_test_design/output_files bibliotek.

Følg disse trin for at programmere hardwaredesignet f.eksample på Intel Agilex-enheden:

• Tilslut Intel Agilex I-series Transceiver Signal Integrity Development Kit til værtscomputeren.
  Bemærk: Udviklingssættet er som standard forprogrammeret med de korrekte clock-frekvenser. Du behøver ikke bruge programmet Clock Control til at indstille frekvenserne.
• Klik på Programmer i menuen Værktøjer.
• Klik på Hardwareopsætning i programmeringsenheden.
• Vælg en programmeringsenhed.
• Sørg for, at Mode er indstillet til JTAG.
• Vælg Intel Agilex-enheden, og klik på Tilføj enhed. Programmeringsenheden viser et blokdiagram over forbindelserne mellem enhederne på dit kort.
• I rækken med din .sof skal du markere afkrydsningsfeltet for .sof.
• Marker afkrydsningsfeltet i kolonnen Program/Konfigurer.
• Klik på Start.

Relateret information

• Blokbaserede designflows
• Programmering af Intel FPGA-enheder
• Analyse og fejlretning af designs med systemkonsol

Test af hardwaredesignet Example

Når du har kompileret F-Tile CPRI PHY Intel FPGA IP-kernedesignet, f.eksampog konfigurere den på din Intel Agilex-enhed, kan du bruge systemkonsollen til at programmere IP-kernen og dens PHY IP-kerneregistre.
For at tænde for systemkonsollen og teste hardwaredesignet, f.eksample, følg disse trin:

1. Efter hardwaredesignet example er konfigureret på Intel Agilex-enheden, i Intel Quartus Prime Pro Edition-softwaren, i menuen Værktøjer, klik på System Debugging Tools ➤ System Console.
2. I Tcl Console-ruden skal du skrive cd hwtest for at ændre mappe tilample_dir>/hardware_test_design/hwtest_sl.
3. Skriv source main_script.tcl for at åbne en forbindelse til JTAG master og start testen.

Design Eksample Beskrivelse

Designet example demonstrerer den grundlæggende funktionalitet af F-Tile CPRI PHY Intel FPGA IP-kernen. Du kan generere designet fra Exampfanen Design i F-Tile CPRI PHY Intel FPGA IP-parametereditoren.
For at generere designet f.eksample, skal du først indstille parameterværdierne for den IP-kernevariation, du har til hensigt at generere i dit slutprodukt. Du kan vælge at generere designet f.eksample med eller uden RS-FEC-funktionen. RS-FEC-funktionen er tilgængelig med 10.1376, 12.1651 og 24.33024 Gbps CPRI-linjebithastigheder.
Tabel 4. F-Tile CPRI PHY Intel FPGA IP Core Feature Matrix

CPRI-linjebithastighed (Gbps)	RS-FEC support	Referenceur (MHz)	Deterministisk latensstøtte
1.2288	Ingen	153.6	Ja
2.4576	Ingen	153.6	Ja
3.072	Ingen	153.6	Ja
4.9152	Ingen	153.6	Ja
6.144	Ingen	153.6	Ja
9.8304	Ingen	153.6	Ja
10.1376	Med og Uden	184.32	Ja
12.1651	Med og Uden	184.32	Ja
24.33024	Med og Uden	184.32	Ja

Funktioner

• Generer designet f.eksample med RS-FEC-funktion
• Grundlæggende pakkekontrolfunktioner, herunder tælling af forsinkelser tur-retur

Simuleringsdesign Eksample

F-Tile CPRI PHY Intel FPGA IP-design example genererer en simuleringstestbænk og simulering files, der instansierer F-Tile CPRI PHY Intel FPGA IP-kernen, når du vælger simuleringsindstillingen.

Figur 6. Blokdiagram for 10.1316, 12.1651 og 24.33024 Gbps (med og uden RS-FEC) linjehastigheder

Figur 7. Blokdiagram for 1.228, 2.4576, 3.072, 4.9152, 6.144 og 9.8304 Gbps linjehastighed

I dette design example, simuleringstestbænken giver grundlæggende funktionalitet såsom opstart og ventetid på lås, transmitter og modtagelse af pakker.
Den vellykkede testkørsel viser output, der bekræfter følgende adfærd:

1. Klientlogikken nulstiller IP-kernen.
2. Klientlogikken venter på RX-datastijusteringen.
3. Klientlogikken transmitterer hyperrammer på TX MII-grænsefladen og venter på, at fem hyperrammer modtages på RX MII-grænsefladen. Hyperframes transmitteres og modtages på MII-interface i henhold til CPRI v7.0-specifikationerne.
   Note: CPRI-designerne, der målretter mod 1.2, 2.4, 3, 4.9, 6.1 og 9.8 Gbps linjehastighed, bruger 8b/10b-interface, og design, der målretter mod 10.1, 12.1 og 24.3 Gbps (med og uden RS-FEC) bruger MII-interface. Dette design example inkluderer en tur-retur-tæller til at tælle tur-retur-latenstiden fra TX til RX.
4. Klientlogikken læser tur-retur-latensværdien og kontrollerer indholdet og korrektheden af ​​hyperframes-dataene på RX MII-siden, når tælleren fuldfører tælleren rundtur-latens.

Relateret information

• CPRI-specifikationer

Hardware Design Eksample

Figur 8. Hardware Design Eksample Blokdiagram

 

Note

1. CPRI-designerne med 2.4/4.9/9.8 Gbps CPRI-linjehastigheder bruger 8b/10b-interface, og alle andre CPRI-linjehastighedsdesigns bruger MII-interface.
2. CPRI-designerne med 2.4/4.9/9.8 Gbps CPRI-linjehastigheder har brug for 153.6 MHz transceiver-referenceur, og alle andre CPRI-linjehastigheder har brug for 184.32 MHz.

F-Tile CPRI PHY Intel FPGA IP-kernehardwaredesign f.eksample indeholder følgende komponenter:

• F-Tile CPRI PHY Intel FPGA IP-kerne.
• Pakkeklientlogikblok, der genererer og modtager trafik.
• Rundturstæller.
• IOPLL for at generere sampling clock til deterministisk latenslogik inde i IP'en og tur-retur-tællerkomponent ved testbench.
• System PLL til at generere systemure til IP.
• Avalon®-MM-adressedekoder til at afkode rekonfigurationsadresserum for CPRI-, Transceiver- og Ethernet-moduler under rekonfigurationsadgange.
• Kilder og sonder til at hævde nulstillinger og overvågning af urene og nogle få statusbits.
• JTAG controller, der kommunikerer med systemkonsollen. Du kommunikerer med klientlogikken gennem systemkonsollen.

Interface signaler

Tabel 5. Design Eksample Interface-signaler

Signal	Retning	Beskrivelse
ref_clk100MHz	Input	Input ur for CSR-adgang på alle rekonfigurationsgrænseflader. Kør ved 100 MHz.
i_clk_ref[0]	Input	Referenceur for System PLL. Kør ved 156.25 MHz.
i_clk_ref[1]	Input	Transceiver referenceur. Kør kl • 153.6 MHz for CPRI-linjehastighed 1.2, 2.4, 3, 4.9, 6.1 og 9.8 Gbps. • 184.32 MHz for CPRI-linjehastigheder 10.1,12.1, 24.3 og XNUMX Gbps med og uden RS-FEC.
i_rx_seriel[n]	Input	Transceiver PHY input serielle data.
o_tx_seriel[n]	Produktion	Transceiver PHY output serielle data.

Design Eksample registre

Tabel 6. Design Eksample registre

Kanalnummer	Basisadresse (byteadresse)	Registreringstype
0	0x00000000	CPRI PHY Rekonfigurationsregistre for kanal 0
	0x00100000	Ethernet-rekonfigurationsregistre for kanal 0
	0x00200000	Transceiver-rekonfiguration registrerer for kanal 0
1(2)	0x01000000	CPRI PHY Rekonfigurationsregistre for kanal 1
	0x01100000	Ethernet-rekonfigurationsregistre for kanal 1
	0x01200000	Transceiver-rekonfiguration registrerer for kanal 1
2(2)	0x02000000	CPRI PHY Rekonfigurationsregistre for kanal 2
	0x02100000	Ethernet-rekonfigurationsregistre for kanal 2
	0x02200000	Transceiver-rekonfiguration registrerer for kanal 2
fortsatte…

Kanalnummer	Basisadresse (byteadresse)	Registreringstype
3(2)	0x03000000	CPRI PHY Rekonfigurationsregistre for kanal 3
	0x03100000	Ethernet-rekonfigurationsregistre for kanal 3
	0x03200000	Transceiver-rekonfiguration registrerer for kanal 3

Disse registre er reserveret, hvis kanalen ikke bruges.

F-Tile CPRI PHY Intel FPGA IP Design Example Brugervejledning Arkiver

Hvis en IP-kerneversion ikke er angivet, gælder brugervejledningen til den tidligere IP-kerneversion.

Intel Quartus Prime-version	IP Core version	Brugervejledning
21.2	2.0.0	F-Tile CPRI PHY Intel FPGA IP Design Example Brugervejledning

Dokumentrevisionshistorik for F-Tile CPRI PHY Intel FPGA IP Design Example Brugervejledning

Dokumentversion	Intel Quartus Prime-version	IP version	Ændringer
2021.10.04	21.3	3.0.0	Tilføjet understøttelse af nye simulatorer i afsnittet: Hardware- og softwarekrav. Opdaterede trin i afsnittet: Simulering af Design Example Testbench. Opdaterede følgende sektioner med nye oplysninger om linjetakst: Design Eksample Beskrivelse Simuleringsdesign Eksample Interface signaler Opdaterede adressen i afsnittet: Design Eksample registre.
2021.06.21	21.2	2.0.0	Første udgivelse.

Intel Corporation. Alle rettigheder forbeholdes. Intel, Intel-logoet og andre Intel-mærker er varemærker tilhørende Intel Corporation eller dets datterselskaber. Intel garanterer ydeevnen af ​​sine FPGA- og halvlederprodukter i henhold til de aktuelle specifikationer i overensstemmelse med Intels standardgaranti, men forbeholder sig retten til at foretage ændringer af produkter og tjenester til enhver tid uden varsel. Intel påtager sig intet ansvar eller erstatningsansvar som følge af applikationen eller brugen af ​​oplysninger, produkter eller tjenester beskrevet heri, undtagen som udtrykkeligt skriftligt aftalt af Intel. Intel-kunder rådes til at indhente den seneste version af enhedsspecifikationerne, før de stoler på nogen offentliggjort information, og før de afgiver ordrer på produkter eller tjenester.
*Andre navne og mærker kan hævdes at være andres ejendom.

Dokumenter/ressourcer

intel F-Tile CPRI PHY FPGA IP Design Eksample [pdfBrugervejledning F-Tile CPRI PHY FPGA IP Design Eksample, PHY FPGA IP Design Eksample, F-Tile CPRI IP Design Eksample, IP Design Eksample, IP Design

Referencer

• Brugermanual