intel F-Tile CPRI PHY FPGA IP Design Example
Արագ մեկնարկի ուղեցույց
F-Tile CPRI PHY Intel® FPGA IP միջուկը ապահովում է փորձարկման սիմուլյացիա և ապարատային դիզայն նախկինումample, որն աջակցում է կոմպիլյացիայի և ապարատային փորձարկմանը: Երբ դուք ստեղծում եք դիզայնը նախկինample, պարամետրերի խմբագրիչը ավտոմատ կերպով ստեղծում է fileանհրաժեշտ է դիզայնը մոդելավորելու, կազմելու և փորձարկելու համար:
Intel-ը նաև տրամադրում է միայն կոմպիլյացիաների օրինակample նախագիծ, որը դուք կարող եք օգտագործել՝ արագորեն գնահատելու IP-ի հիմնական տարածքը և ժամանակը:
F-Tile CPRI PHY Intel FPGA IP միջուկը ապահովում է նախկին դիզայն ստեղծելու հնարավորությունamples CPRI ալիքների քանակի և CPRI գծի բիթային արագության բոլոր աջակցվող համակցությունների համար: Փորձարկման նստարանն ու դիզայնը նախկինampաջակցում է F-Tile CPRI PHY Intel FPGA IP միջուկի բազմաթիվ պարամետրերի համակցություններ:
Նկար 1. Դիզայնի զարգացման քայլերը Օրինակample
Առնչվող տեղեկատվություն
- F-Tile CPRI PHY Intel FPGA IP օգտագործողի ուղեցույց
- F-tile CPRI PHY IP-ի մասին մանրամասն տեղեկությունների համար:
- F-Tile CPRI PHY Intel FPGA IP թողարկման նշումներ
- IP թողարկման նշումներում նշվում է IP-ի փոփոխությունները որոշակի թողարկումում:
Սարքավորումների և ծրագրային ապահովման պահանջներ
Նախկին փորձարկելու համարampԴիզայնի համար օգտագործեք հետևյալ ապարատային և ծրագրային ապահովումը.
- Intel Quartus® Prime Pro Edition ծրագրակազմ
- Համակարգի վահանակ
- Աջակցվող սիմուլյատորներ.
- Synopsys* VCS*
- Synopsys VCS MX
- Siemens* EDA ModelSim* SE կամ Questa*— Questa-Intel FPGA Edition
Դիզայնի ստեղծում
Նկար 2. Ընթացակարգ
Նկար 3. ՆախampԴիզայնի ներդիրը IP պարամետրերի խմբագրիչում
Intel Quartus Prime Pro Edition նախագիծ ստեղծելու համար.
- Intel Quartus Prime Pro Edition-ում սեղմեք File ➤ New Project Wizard՝ նոր Quartus Prime նախագիծ ստեղծելու համար, կամ File ➤ Բացեք նախագիծը՝ գոյություն ունեցող Intel Quartus Prime նախագիծը բացելու համար: Վիզարդը ձեզ հուշում է նշել սարքը:
- Նշեք Agilex սարքերի ընտանիքը (I-series) և ընտրեք սարք, որը համապատասխանում է այս բոլոր պահանջներին.
- Փոխանցիչի կղմինդր F-սալիկ է
- Փոխանցիչի արագության աստիճանը -1 կամ -2 է
- Հիմնական արագության աստիճանը -1 կամ -2 կամ -3 է
- Սեղմեք Ավարտել:
Հետևեք այս քայլերին, որպեսզի ստեղծեք F-Tile CPRI PHY Intel FPGA IP ապարատային դիզայն նախկինումample and testbench:
- IP կատալոգում գտնեք և ընտրեք F-Tile CPRI PHY Intel FPGA IP-ն: Հայտնվում է նոր IP տարբերակի պատուհանը:
- Նշեք վերին մակարդակի անուն ձեր հարմարեցված IP տատանումների համար: Պարամետրերի խմբագրիչը պահպանում է IP տատանումների կարգավորումները a file անվանված .ip.
- Սեղմեք OK: Պարամետրերի խմբագրիչը հայտնվում է:
- IP ներդիրում նշեք ձեր IP հիմնական փոփոխության պարամետրերը:
- Նախկինումample Դիզայն ներդիրում, Example Դիզայն Files, ընտրեք Simulation տարբերակը՝ թեստային նստարանն ու միայն կոմպիլյացիայի նախագիծը ստեղծելու համար: Ընտրեք «Սինթեզ» տարբերակը՝ ապարատային դիզայնը ստեղծելու համար, օրինակampլե. Դուք պետք է ընտրեք սիմուլյացիայի և սինթեզի տարբերակներից առնվազն մեկը՝ դիզայնի նախկին ձևավորման համարampլե.
- ՆախկինումampԴիզայն ներդիրում, Generated HDL Format-ում, ընտրեք Verilog HDL կամ VHDL: Եթե դուք ընտրում եք VHDL, դուք պետք է մոդելավորեք թեստային սեղանը խառը լեզվով սիմուլյատորով: Փորձարկվող սարքը նախկինում գրացուցակը VHDL մոդել է, բայց հիմնական թեստային նստարանը file System Verilog է file.
- Սեղմեք Ստեղծել նախկինample Design կոճակը: The Select ExampԴիզայնի տեղեկատու պատուհանը հայտնվում է:
- Եթե ցանկանում եք փոփոխել դիզայնը, օրինակampգրացուցակի ուղին կամ անունը ցուցադրված կանխադրվածներից (cpriphy_ftile_0_example_design), զննեք դեպի նոր ուղին և մուտքագրեք նոր դիզայնը նախկինումampգրացուցակի անունը (ample_dir>):
Տեղեկատուի կառուցվածքը
F-Tile CPRI PHY Intel FPGA IP հիմնական դիզայնը նախկինումample file դիրեկտորիաները պարունակում են հետևյալ գեներացվածները files դիզայնի համար նախկինampլե.
Գծապատկեր 4. Ստեղծված օրինակի տեղեկատու կառուցվածքըample Դիզայն
Աղյուսակ 1. Փորձարկման նստարան File Նկարագրություններ
| File Անուններ | Նկարագրություն |
| Key Testbench և Simulation Files | |
| <design_example_dir>/ նախկինample_testbench/basic_avl_tb_top.sv | Վերին մակարդակի փորձարկման նստարան file. Testbench-ը ներկայացնում է DUT փաթաթան և գործարկում Verilog HDL առաջադրանքները՝ փաթեթներ ստեղծելու և ընդունելու համար: |
| <design_example_dir>/ նախկինample_testbench/ cpriphy_ftile_wrapper.sv | DUT փաթաթան, որը ներկայացնում է DUT և փորձարկման սեղանի այլ բաղադրիչներ: |
| Testbench սցենարներ (1) | |
| <design_example_dir>/ նախկինample_testbench/run_vsim.do | Siemens EDA ModelSim SE կամ Questa կամ Questa-Intel FPGA Edition սկրիպտը՝ թեստային սեղանը գործարկելու համար: |
| <design_example_dir>/ նախկինample_testbench/run_vcs.sh | Synopsys VCS սկրիպտը՝ թեստային սեղանը գործարկելու համար: |
| <design_example_dir>/ նախկինample_testbench/run_vcsmx.sh | Synopsys VCS MX սկրիպտը (համակցված Verilog HDL-ը և SystemVerilog-ը VHDL-ի հետ)՝ փորձարկման սեղանը գործարկելու համար: |
Անտեսեք սիմուլյատորի ցանկացած այլ սցենարample_dir>/նախample_testbench/ թղթապանակ:
Աղյուսակ 2. Սարքավորումների դիզայն Example File Նկարագրություններ
| File Անուններ | Նկարագրություններ |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf | Intel Quartus Prime նախագիծ file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf | Intel Quartus Prime նախագծի կարգավորում file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc | Սինոփսիսի նախագծման սահմանափակումները fileս. Դուք կարող եք պատճենել և փոփոխել դրանք fileձեր սեփական Intel Agilex™ դիզայնի համար: |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v | Վերին մակարդակի Verilog HDL դիզայն, օրինակample file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv | DUT փաթաթան, որը ներկայացնում է DUT և փորձարկման սեղանի այլ բաղադրիչներ: |
| <design_example_dir>/hardware_test_design/ hwtest_sl/main_script.tcl | Հիմնական file Համակարգի վահանակ մուտք գործելու համար: |
Դիզայնի մոդելավորում Example Testbench
Նկար 5. Ընթացակարգ
Հետևեք այս քայլերին փորձարկման նստարանը մոդելավորելու համար.
- Հրամանի տողում փոխեք testbench մոդելավորման գրացուցակըample_dir>/նախample_testbench. cd /նախample_testbench
- Գործարկեք quartus_tlg-ը ստեղծված նախագծի վրա file: quartus_tlg cpriphy_ftile_hw
- Գործարկել ip-setup-simulation. ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
- Գործարկեք սիմուլյացիոն սցենարը ձեր ընտրած աջակցվող սիմուլյատորի համար: Սցենարը հավաքում և գործարկում է սիմուլյատորի թեստային նստարանը: Տեսեք աղյուսակը Քայլեր փորձարկման նստարանը մոդելավորելու համար:
- Վերլուծեք արդյունքները. Հաջող փորձարկման նստարանը ստացել է հինգ հիպերֆրեյմ և ցուցադրում է «ԱՆՑԱԾՎԱԾ»:
Աղյուսակ 3. Synopsys VCS* Simulator-ում Testbench-ի մոդելավորման քայլեր
| Սիմուլյատոր | Հրահանգներ | |
| VCS | Հրամանի տողում մուտքագրեք. | |
| sh run_vcs.sh | ||
| շարունակել… | ||
| Սիմուլյատոր | Հրահանգներ | |
| VCS MX | Հրամանի տողում մուտքագրեք. | |
| sh run_vcsmx.sh | ||
| ModelSim SE կամ Questa կամ Questa-Intel FPGA Edition | Հրամանի տողում մուտքագրեք. | |
| vsim -do run_vsim.do | ||
| Եթե նախընտրում եք սիմուլյացիա անել առանց GUI-ն բացելու, մուտքագրեք. | ||
| vsim -c -do run_vsim.do | ||
Հետևյալ սample ելքը ցույց է տալիս 24.33024 Գբիտ/վ արագությամբ սիմուլյացիայի հաջող փորձարկում՝ 4 CPRI ալիքով.
Կազմում է միայն կոմպիլացիոն նախագիծը
Կազմելու համար միայն կոմպիլյացիան նախկինample project, հետևեք հետևյալ քայլերին.
- Ապահովել կոմպիլացիոն դիզայնը, օրինակampսերունդն ավարտված է.
- Intel Quartus Prime Pro Edition ծրագրաշարում բացեք Intel Quartus Prime Pro Edition նախագիծըample_dir>/compilation_test_design/cpriphy_ftile.qpf.
- Մշակման ընտրացանկում կտտացրեք Սկսել կազմումը:
- Հաջողակ կազմելուց հետո ժամանակի և ռեսուրսների օգտագործման վերաբերյալ հաշվետվությունները հասանելի են ձեր Intel Quartus Prime Pro Edition նիստում:
Առնչվող տեղեկատվություն
Բլոկի վրա հիմնված դիզայնի հոսքեր
Դիզայնի կազմում և կազմաձևում Example Hardware-ում
Սարքավորումների դիզայնը կազմելու համար նախկինampև կարգավորեք այն ձեր Intel Agilex սարքի վրա, հետևեք հետևյալ քայլերին.
- Ապահովել ապարատային դիզայն, օրինակampսերունդն ավարտված է.
- Intel Quartus Prime Pro Edition ծրագրաշարում բացեք Intel Quartus Prime նախագիծըample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf.
- Խմբագրել .qsf file ձեր սարքաշարի հիման վրա կապում նշանակելու համար:
- Մշակման ընտրացանկում կտտացրեք Սկսել կազմումը:
- Հաջող կազմումից հետո .սոֆ file հասանելի էample_dir>/hardware_test_design/output_files գրացուցակ:
Հետևեք այս քայլերին ապարատային դիզայնը ծրագրավորելու համար, օրինակample Intel Agilex սարքի վրա.
- Միացրեք Intel Agilex I-series Transceiver Signal Integrity Development Kit-ը հյուրընկալող համակարգչին:
Նշում. Մշակման հավաքածուն լռելյայնորեն նախապես ծրագրավորված է ճիշտ ժամացույցի հաճախականությամբ: Հաճախականությունները կարգավորելու համար ձեզ հարկավոր չէ օգտագործել Clock Control հավելվածը: - Գործիքներ ընտրացանկում սեղմեք Ծրագրավորող:
- Ծրագրավորողում կտտացրեք «Սարքավորումների կարգավորում»:
- Ընտրեք ծրագրավորման սարք:
- Համոզվեք, որ Mode-ը դրված է JTAG.
- Ընտրեք Intel Agilex սարքը և սեղմեք Add Device: Ծրագրավորողը ցուցադրում է ձեր տախտակի վրա գտնվող սարքերի միջև կապերի բլոկային դիագրամը:
- Ձեր .sof-ով տողում նշեք .sof-ի վանդակը:
- Նշեք վանդակը Ծրագիր/Կարգավորել սյունակում:
- Սեղմեք Սկսել:
Առնչվող տեղեկատվություն
- Բլոկի վրա հիմնված դիզայնի հոսքեր
- Intel FPGA սարքերի ծրագրավորում
- Դիզայնների վերլուծություն և վրիպազերծում System Console-ով
Սարքավորումների դիզայնի փորձարկում Example
F-Tile CPRI PHY Intel FPGA IP-ի հիմնական դիզայնը կազմելուց հետո, նախկինումampև կարգավորեք այն ձեր Intel Agilex սարքի վրա, դուք կարող եք օգտագործել System Console՝ IP միջուկը և դրա PHY IP հիմնական ռեգիստրները ծրագրավորելու համար:
Համակարգի վահանակը միացնելու և ապարատային դիզայնը փորձարկելու համար, օրինակample, հետևեք հետևյալ քայլերին.
- Սարքավորումների դիզայնից հետո նախկինample-ը կազմաձևված է Intel Agilex սարքի վրա, Intel Quartus Prime Pro Edition ծրագրաշարում, Գործիքներ ընտրացանկում, սեղմեք System Debugging Tools ➤ System Console:
- Tcl Console վահանակում մուտքագրեք cd hwtest՝ գրացուցակը փոխելու համարample_dir>/hardware_test_design/hwtest_sl.
- Մուտքագրեք source main_script.tcl՝ J-ի հետ կապ բացելու համարTAG տիրապետեք և սկսեք թեստը:
Դիզայն Example Նկարագրություն
Դիզայնը նախկինample-ն ցույց է տալիս F-Tile CPRI PHY Intel FPGA IP միջուկի հիմնական ֆունկցիոնալությունը: Դիզայնը կարող եք ստեղծել ExampԴիզայնի ներդիրը F-Tile CPRI PHY Intel FPGA IP պարամետրերի խմբագրիչում:
Դիզայնը ստեղծելու համար, օրինակample, դուք նախ պետք է սահմանեք պարամետրերի արժեքները IP հիմնական փոփոխության համար, որը դուք մտադիր եք ստեղծել ձեր վերջնական արտադրանքում: Դուք կարող եք ընտրել դիզայնի ձևավորումը նախկինումampRS-FEC հատկանիշով կամ առանց դրա: RS-FEC ֆունկցիան հասանելի է 10.1376, 12.1651 և 24.33024 Գբիտ/վ CPRI գծային բիթային արագությամբ:
Աղյուսակ 4. F-Tile CPRI PHY Intel FPGA IP Core Feature Matrix
| CPRI գծի բիթային արագություն (Gbps) | RS-FEC աջակցություն | Հղման ժամացույց (ՄՀց) | Deterministic Latency աջակցություն |
| 1.2288 | Ոչ | 153.6 | Այո՛ |
| 2.4576 | Ոչ | 153.6 | Այո՛ |
| 3.072 | Ոչ | 153.6 | Այո՛ |
| 4.9152 | Ոչ | 153.6 | Այո՛ |
| 6.144 | Ոչ | 153.6 | Այո՛ |
| 9.8304 | Ոչ | 153.6 | Այո՛ |
| 10.1376 | Հետ և Առանց | 184.32 | Այո՛ |
| 12.1651 | Հետ և Առանց | 184.32 | Այո՛ |
| 24.33024 | Հետ և Առանց | 184.32 | Այո՛ |
Առանձնահատկություններ
- Ստեղծեք դիզայնը նախկինample RS-FEC հատկանիշով
- Փաթեթների ստուգման հիմնական հնարավորությունները, ներառյալ շրջադարձային ուշացման հաշվարկը
Սիմուլյացիոն դիզայն Example
F-Tile CPRI PHY Intel FPGA IP դիզայնը նախկինample-ն առաջացնում է մոդելավորման թեստային նստարան և սիմուլյացիա files, որը ցուցադրում է F-Tile CPRI PHY Intel FPGA IP միջուկը, երբ ընտրում եք Simulation տարբերակը:
Նկար 6. Բլոկային դիագրամ 10.1316, 12.1651 և 24.33024 Գբիտ/վրկ արագությամբ (RS-FEC-ով և առանց) գծերի տեմպերի համար
Նկար 7. Բլոկային դիագրամ 1.228, 2.4576, 3.072, 4.9152, 6.144 և 9.8304 Գբիթ/վրկ գծերի արագության համար
Այս դիզայնում նախկինampՈրպեսզի սիմուլյացիոն թեստային նստարանն ապահովում է հիմնական գործառույթներ, ինչպիսիք են գործարկումը և սպասել փաթեթների կողպման, փոխանցման և ստացման համար:
Հաջող փորձարկումը ցուցադրում է ելք, որը հաստատում է հետևյալ վարքագիծը.
- Հաճախորդի տրամաբանությունը վերակայում է IP միջուկը:
- Հաճախորդի տրամաբանությունը սպասում է RX տվյալների ուղու հավասարեցմանը:
- Հաճախորդի տրամաբանությունը փոխանցում է հիպերֆրեյմերը TX MII ինտերֆեյսի վրա և սպասում է հինգ հիպերֆրեյմ ստանալու RX MII ինտերֆեյսի վրա: Hyperframes-ը փոխանցվում և ստացվում է MII ինտերֆեյսի վրա՝ համաձայն CPRI v7.0 բնութագրերի:
Նշում. CPRI-ի նախագծումները, որոնք ուղղված են 1.2, 2.4, 3, 4.9, 6.1 և 9.8 Գբիթ/վրկ գծերի արագությանը, օգտագործում են 8b/10b ինտերֆեյս, իսկ նախագծերը, որոնք թիրախավորում են 10.1, 12.1 և 24.3 Գբիթ/վրկ արագությունը (RS-FEC-ով և առանց դրա) օգտագործում են MII միջերես: Այս դիզայնը նախկինample-ն ներառում է շրջագայության հաշվիչ՝ TX-ից մինչև RX շրջադարձային ուշացումը հաշվելու համար: - Հաճախորդի տրամաբանությունը կարդում է շրջադարձային ուշացման արժեքը և ստուգում է հիպերֆրեյմերի տվյալների բովանդակությունն ու ճշգրտությունը RX MII կողմում, երբ հաշվիչը ավարտում է շրջագայության հետաձգման հաշվարկը:
Առնչվող տեղեկատվություն
- CPRI-ի բնութագրերը
Սարքավորումների դիզայն Example
Նկար 8. Սարքավորումների նախագծում Example Block Diagram
Նշում
- CPRI-ի դիզայնը 2.4/4.9/9.8 Գբ/վրկ CPRI գծի արագությամբ օգտագործում է 8b/10b ինտերֆեյս, իսկ մյուս բոլոր CPRI գծերի սակագների դիզայնը՝ MII ինտերֆեյս:
- 2.4/4.9/9.8 Գբիտ/վրկ CPRI գծի արագությամբ CPRI-ի նախագծման համար անհրաժեշտ է 153.6 ՄՀց հաղորդիչ հաղորդիչ ժամացույց, իսկ մյուս բոլոր CPRI գծերի արագությունները՝ 184.32 ՄՀց:
F-Tile CPRI PHY Intel FPGA IP հիմնական ապարատային դիզայնը նախկինample-ն ներառում է հետևյալ բաղադրիչները.
- F-Tile CPRI PHY Intel FPGA IP միջուկ:
- Փաթեթային հաճախորդի տրամաբանական բլոկ, որը առաջացնում և ստանում է երթևեկություն:
- Շրջայցի հաշվիչ.
- IOPLL առաջացնել sampling ժամացույց՝ IP-ի ներսում որոշիչ հետաձգման տրամաբանության համար, և թեստային նստարանին կլոր շրջագայության հաշվիչի բաղադրիչը:
- Համակարգի PLL՝ IP-ի համար համակարգային ժամացույցներ ստեղծելու համար:
- Avalon®-MM հասցեների ապակոդավորիչ՝ CPRI, հաղորդիչ և Ethernet մոդուլների վերակազմակերպման հասցեների տարածությունը վերակազմավորելու մուտքերի ժամանակ:
- Աղբյուրներ և զոնդեր՝ վերակայումներ հաստատելու և ժամացույցների և մի քանի կարգավիճակի բիթերի մոնիտորինգի համար:
- JTAG վերահսկիչ, որը հաղորդակցվում է System Console-ի հետ: Դուք շփվում եք հաճախորդի տրամաբանության հետ System Console-ի միջոցով:
Ինտերֆեյսի ազդանշաններ
Աղյուսակ 5. Դիզայն Exampինտերֆեյսի ազդանշաններ
| Ազդանշան | Ուղղություն | Նկարագրություն |
| ref_clk100 ՄՀց | Մուտքագրում | Մուտքագրեք CSR մուտքի ժամացույց բոլոր վերակազմավորման ինտերֆեյսներում: Քշել 100 ՄՀց հաճախականությամբ: |
| i_clk_ref[0] | Մուտքագրում | Հղման ժամացույց System PLL-ի համար: Քշել 156.25 ՄՀց հաճախականությամբ: |
| i_clk_ref[1] | Մուտքագրում | Փոխանցիչի տեղեկատու ժամացույց: Քշել ժամը
• 153.6 ՄՀց CPRI գծի 1.2, 2.4, 3, 4.9, 6.1 և 9.8 Գբիտ արագության համար: • 184.32 ՄՀց CPRI գծի 10.1,12.1, 24.3 և XNUMX Գբիտ/վ արագությունների համար՝ RS-FEC-ով և առանց դրա: |
| i_rx_serial[n] | Մուտքագրում | Հաղորդակցիչ PHY մուտքագրում է սերիական տվյալներ: |
| o_tx_serial[n] | Արդյունք | Հաղորդակցիչ PHY-ն թողարկում է սերիական տվյալներ: |
Դիզայն Example ռեգիստրներ
Աղյուսակ 6. Դիզայն Example ռեգիստրներ
| Ալիքի համարը | Հիմնական հասցե (բայթ հասցե) | Գրանցման տեսակը |
|
0 |
0x00000000 | CPRI PHY վերակազմակերպման ռեգիստրներ 0-րդ ալիքի համար |
| 0x00100000 | Ethernet Reconfiguration ռեգիստրներ Channel 0-ի համար | |
| 0x00200000 | Փոխանցիչի վերակազմակերպման գրանցումները 0-րդ ալիքի համար | |
|
1(2) |
0x01000000 | CPRI PHY վերակազմակերպման ռեգիստրներ 1-րդ ալիքի համար |
| 0x01100000 | Ethernet Reconfiguration ռեգիստրներ Channel 1-ի համար | |
| 0x01200000 | Փոխանցիչի վերակազմակերպման գրանցումները 1-րդ ալիքի համար | |
|
2(2) |
0x02000000 | CPRI PHY վերակազմակերպման ռեգիստրներ 2-րդ ալիքի համար |
| 0x02100000 | Ethernet Reconfiguration ռեգիստրներ Channel 2-ի համար | |
| 0x02200000 | Փոխանցիչի վերակազմակերպման գրանցումները 2-րդ ալիքի համար | |
| շարունակել… | ||
| Ալիքի համարը | Հիմնական հասցե (բայթ հասցե) | Գրանցման տեսակը |
|
3(2) |
0x03000000 | CPRI PHY վերակազմակերպման ռեգիստրներ 3-րդ ալիքի համար |
| 0x03100000 | Ethernet Reconfiguration ռեգիստրներ Channel 3-ի համար | |
| 0x03200000 | Փոխանցիչի վերակազմակերպման գրանցումները 3-րդ ալիքի համար |
Այս ռեգիստրները վերապահված են, եթե ալիքը չի օգտագործվում:
F-Tile CPRI PHY Intel FPGA IP Design Example User Guide Archives
Եթե IP-ի հիմնական տարբերակը նշված չէ, ապա կիրառվում է նախորդ IP-ի հիմնական տարբերակի օգտագործման ուղեցույցը:
| Intel Quartus Prime տարբերակը | IP Core տարբերակը | Օգտագործողի ուղեցույց |
| 21.2 | 2.0.0 | F-Tile CPRI PHY Intel FPGA IP Design ExampՕգտագործողի ուղեցույց |
Փաստաթղթերի վերանայման պատմություն F-Tile CPRI PHY Intel FPGA IP դիզայնի համար ExampՕգտագործողի ուղեցույց
| Փաստաթղթի տարբերակը | Intel Quartus Prime տարբերակը | IP տարբերակ | Փոփոխություններ |
| 2021.10.04 | 21.3 | 3.0.0 |
|
| 2021.06.21 | 21.2 | 2.0.0 | Նախնական թողարկում. |
Intel կորպորացիա. Բոլոր իրավունքները պաշտպանված են. Intel-ը, Intel-ի պատկերանշանը և Intel այլ նշանները Intel Corporation-ի կամ նրա դուստր ձեռնարկությունների ապրանքանիշերն են: Intel-ը երաշխավորում է իր FPGA-ի և կիսահաղորդչային արտադրանքների կատարումը ընթացիկ բնութագրերի համաձայն՝ համաձայն Intel-ի ստանդարտ երաշխիքի, սակայն իրեն իրավունք է վերապահում փոփոխություններ կատարել ցանկացած ապրանքի և ծառայությունների մեջ ցանկացած պահի առանց նախազգուշացման: Intel-ը չի ստանձնում ոչ մի պատասխանատվություն կամ պատասխանատվություն, որը բխում է սույն հոդվածում նկարագրված որևէ տեղեկատվության, արտադրանքի կամ ծառայության կիրառումից կամ օգտագործումից, բացառությամբ այն դեպքերի, որոնց մասին հստակ գրավոր համաձայնեցված է Intel-ի կողմից: Intel-ի հաճախորդներին խորհուրդ է տրվում ձեռք բերել սարքի տեխնիկական բնութագրերի վերջին տարբերակը՝ նախքան որևէ հրապարակված տեղեկատվության վրա հիմնվելը և ապրանքների կամ ծառայությունների պատվերներ կատարելը:
*Այլ անուններ և ապրանքանիշեր կարող են պահանջվել որպես ուրիշների սեփականություն:
Փաստաթղթեր / ռեսուրսներ
 |
intel F-Tile CPRI PHY FPGA IP Design Example [pdf] Օգտագործողի ուղեցույց F-Tile CPRI PHY FPGA IP Design Example, PHY FPGA IP դիզայն Example, F-Tile CPRI IP Design Example, IP Design Example, IP դիզայն |
