intel F-Tile CPRI PHY FPGA IP Hönnun Example

Flýtileiðarvísir

F-Tile CPRI PHY Intel® FPGA IP kjarninn býður upp á hermiprófunarbekk og vélbúnaðarhönnun td.ample sem styður samantekt og vélbúnaðarprófanir. Þegar þú býrð til hönnunina tdample, breytu ritstjórinn býr sjálfkrafa til fileer nauðsynlegt til að líkja eftir, setja saman og prófa hönnunina í vélbúnaði.
Intel býður einnig upp á tdampLe verkefni sem þú getur notað til að áætla fljótt IP kjarnasvæði og tímasetningu.
F-Tile CPRI PHY Intel FPGA IP kjarninn veitir möguleika á að búa til hönnun tdamples fyrir allar studdar samsetningar fjölda CPRI rása og CPRI línubitahraða. Prófbekkurinn og hönnun tdampLe styður fjölmargar færibreytusamsetningar af F-Tile CPRI PHY Intel FPGA IP kjarnanum.

Mynd 1. Þróunarskref fyrir hönnunina Example

Tengdar upplýsingar

• F-Tile CPRI PHY Intel FPGA IP notendahandbók
  • Fyrir nákvæmar upplýsingar um F-flísar CPRI PHY IP.
• F-Tile CPRI PHY Intel FPGA IP útgáfuskýringar
  • IP útgáfuskýrslur lista IP breytingar í tiltekinni útgáfu.

Kröfur um vélbúnað og hugbúnað

Til að prófa fyrrverandiampvið hönnun, notaðu eftirfarandi vélbúnað og hugbúnað:

• Intel Quartus® Prime Pro Edition hugbúnaður
• Kerfistölva
• Stuðir hermir:
  • Synopsys* VCS*
  • Synopsys VCS MX
  • Siemens* EDA ModelSim* SE eða Questa*— Questa-Intel FPGA Edition

Að búa til hönnunina

Mynd 2. Verklag

Mynd 3. DæmiampLe Design Tab í IP Parameter Editor

Til að búa til Intel Quartus Prime Pro Edition verkefni:

1. Í Intel Quartus Prime Pro Edition, smelltu File ➤ New Project Wizard til að búa til nýtt Quartus Prime verkefni, eða File ➤ Opna verkefni til að opna núverandi Intel Quartus Prime verkefni. Töframaðurinn biður þig um að tilgreina tæki.
2. Tilgreindu tækjafjölskylduna Agilex (I-series) og veldu tæki sem uppfyllir allar þessar kröfur:
   • Senditækisflísar eru F-flísar
   • Hraðastig senditækisins er -1 eða -2
   • Kjarnahraði einkunn er -1 eða -2 eða -3
3. Smelltu á Ljúka.

Fylgdu þessum skrefum til að búa til F-Tile CPRI PHY Intel FPGA IP vélbúnaðarhönnun tdample og prufubekkur:

1. Í IP vörulistanum skaltu finna og velja F-Tile CPRI PHY Intel FPGA IP. Nýtt IP afbrigði glugginn birtist.
2. Tilgreindu nafn á efstu stigi fyrir sérsniðið IP afbrigði þitt. Færibreytirtillinn vistar IP afbrigðisstillingarnar í a file nefndur .ip.
3. Smelltu á OK. Færibreytirtillinn birtist.
4. Á IP flipanum skaltu tilgreina færibreytur fyrir IP kjarnaafbrigðið þitt.
5. Á fyrrvample Hönnun flipinn, undir Example Hönnun Files, veldu Simulation valmöguleikann til að búa til prufubekkinn og samantektarverkefnið. Veldu Synthesis valkostinn til að búa til vélbúnaðarhönnunina tdample. Þú verður að velja að minnsta kosti einn af Simulation og Synthesis valkostunum til að búa til hönnunina tdample.
6. Á fyrrvampá Hönnun flipanum, undir Myndað HDL snið, veldu Verilog HDL eða VHDL. Ef þú velur VHDL verður þú að líkja eftir prófunarbekknum með blönduðu tungumáli hermir. Tækið sem er verið að prófa í fyrrverandi_ skráin er VHDL líkan, en aðalprófunarbekkurinn file er System Verilog file.
7. Smelltu á Búa til Example Hönnunarhnappur. Valið ExampLe Design Directory gluggi birtist.
8. Ef þú vilt breyta hönnuninni tdampslóð möppu eða nafn frá sjálfgefnum stillingum sem sýndar eru (cpriphy_ftile_0_example_design), flettu að nýju leiðinni og sláðu inn nýju hönnunina tdampnafn möppu (ample_dir>).

Uppbygging skráa

F-Tile CPRI PHY Intel FPGA IP kjarnahönnunin tdample file möppur innihalda eftirfarandi myndað files fyrir hönnun example.

Mynd 4. Skráaruppbygging myndaðs Example Hönnun

Tafla 1. Prófbekkur File Lýsingar

File Nöfn	Lýsing
Key Testbekkur og uppgerð Files
<design_example_dir>/ example_testbench/basic_avl_tb_top.sv	Prófbekkur á hæsta stigi file. Prófbekkurinn sýnir DUT umbúðirnar og keyrir Verilog HDL verkefni til að búa til og taka við pakka.
<design_example_dir>/ example_testbench/ cpriphy_ftile_wrapper.sv	DUT umbúðir sem sýna DUT og aðra prófunarbekk íhluti.
Prófbekkur forskriftir (1)
<design_example_dir>/ example_testbench/run_vsim.do	Siemens EDA ModelSim SE eða Questa eða Questa-Intel FPGA Edition handritið til að keyra prófunarbekkinn.
<design_example_dir>/ example_testbench/run_vcs.sh	Synopsys VCS handritið til að keyra prófunarbekkinn.
<design_example_dir>/ example_testbench/run_vcsmx.sh	Synopsys VCS MX handritið (samsett Verilog HDL og SystemVerilog með VHDL) til að keyra prófunarbekkinn.

Hunsa öll önnur hermihandrit íample_dir>/example_testbench/ mappa.

Tafla 2. Vélbúnaðarhönnun Example File Lýsingar

File Nöfn	Lýsingar
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf	Intel Quartus Prime verkefni file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf	Intel Quartus Prime verkefnastilling file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc	Synopsys hönnunartakmarkanir files. Þú getur afritað og breytt þessu files fyrir þína eigin Intel Agilex™ hönnun.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v	Verilog HDL hönnun á hæsta stigi tdample file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv	DUT umbúðir sem sýna DUT og aðra prófunarbekk íhluti.
<design_example_dir>/hardware_test_design/ hwtest_sl/main_script.tcl	Aðal file til að fá aðgang að System Console.

Hermir eftir hönnun Exampprófbekkur

Mynd 5. Verklag

Fylgdu þessum skrefum til að líkja eftir prófunarbekknum:

1. Við skipanalínuna skaltu breyta í prófunarbekksuppgerðinaample_dir>/example_prófbekkur. geisladiskur /fyrrverandiample_prófbekkur
2. Keyrðu quartus_tlg á mynduðu verkefninu file: quartus_tlg cpriphy_ftile_hw
3. Keyra ip-setup-simulation: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
4. Keyrðu hermiforritið fyrir studda herminn að eigin vali. Handritið safnar saman og keyrir prófbekkinn í herminum. Sjá töfluna Skref til að líkja eftir prófunarbekknum.
5. Greindu niðurstöðurnar. Hinn árangursríki prófunarbekkur fékk fimm ofurramma og sýnir „PASSED“.

Tafla 3. Skref til að líkja eftir prófunarbekknum í Synopsys VCS* hermir

Hermir	Leiðbeiningar
VCS	Í skipanalínunni skaltu slá inn:
	sh run_vcs.sh
áfram…

Hermir	Leiðbeiningar
VCS MX	Í skipanalínunni skaltu slá inn:
	sh run_vcsmx.sh
ModelSim SE eða Questa eða Questa-Intel FPGA Edition	Í skipanalínunni skaltu slá inn:
	vsim -do run_vsim.do
	Ef þú vilt líkja eftir án þess að taka upp GUI skaltu slá inn:
	vsim -c -do run_vsim.do

Eftirfarandi sampLe framleiðsla sýnir vel heppnaða uppgerðarprófun fyrir 24.33024 Gbps með 4 CPRI rásum:

Að setja saman verkefnið sem eingöngu er safnað saman

Til að setja saman frvampí verkefninu skaltu fylgja þessum skrefum:

1. Tryggja safnhönnun tdampkynslóðinni er lokið.
2. Í Intel Quartus Prime Pro Edition hugbúnaðinum, opnaðu Intel Quartus Prime Pro Edition verkefniðample_dir>/compilation_test_design/cpriphy_ftile.qpf.
3. Í valmyndinni Vinnsla, smelltu á Start Compilation.
4. Eftir vel heppnaða samantekt eru skýrslur um tímasetningu og um nýtingu auðlinda fáanlegar í Intel Quartus Prime Pro Edition setu þinni.

Tengdar upplýsingar
Hönnunarflæði sem byggjast á blokkum

Að setja saman og stilla hönnun Example í Vélbúnaði

Til að setja saman vélbúnaðarhönnunina tdample og stilltu það á Intel Agilex tækinu þínu, fylgdu þessum skrefum:

1. Tryggja vélbúnaðarhönnun tdampkynslóðinni er lokið.
2. Í Intel Quartus Prime Pro Edition hugbúnaðinum, opnaðu Intel Quartus Prime verkefniðample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf.
3. Breyttu .qsf file til að úthluta pinnum miðað við vélbúnaðinn þinn.
4. Í valmyndinni Vinnsla, smelltu á Start Compilation.
5. Eftir vel heppnaða samantekt hefur .sof file er til íample_dir>/hardware_test_design/output_files skrá.

Fylgdu þessum skrefum til að forrita vélbúnaðarhönnunina tdample á Intel Agilex tækinu:

• Tengdu Intel Agilex I-series Transceiver Signal Integrity Development Kit við hýsingartölvuna.
  Athugið: Þróunarsettið er sjálfgefið forforritað með réttri klukkutíðni. Þú þarft ekki að nota Clock Control forritið til að stilla tíðnirnar.
• Í Verkfæri valmyndinni, smelltu á Forritari.
• Í Forritaranum, smelltu á Vélbúnaðaruppsetning.
• Veldu forritunartæki.
• Gakktu úr skugga um að Mode sé stillt á JTAG.
• Veldu Intel Agilex tækið og smelltu á Bæta við tæki. Forritarinn birtir blokkarmynd af tengingum milli tækjanna á borðinu þínu.
• Í röðinni með .sof þitt skaltu haka í reitinn fyrir .sof.
• Hakaðu í reitinn í Forrita/stillinga dálknum.
• Smelltu á Start.

Tengdar upplýsingar

• Hönnunarflæði sem byggjast á blokkum
• Forritun Intel FPGA tæki
• Greining og kembiforrit hönnunar með System Console

Að prófa vélbúnaðarhönnun Example

Eftir að þú hefur sett saman F-Tile CPRI PHY Intel FPGA IP kjarnahönnunina tdampog stilla það á Intel Agilex tækinu þínu, geturðu notað kerfisstjórnborðið til að forrita IP kjarna og PHY IP kjarnaskrár hans.
Til að kveikja á System Console og prófa vélbúnaðarhönnunina tdample, fylgdu þessum skrefum:

1. Eftir vélbúnaðarhönnun tdample er stillt á Intel Agilex tækinu, í Intel Quartus Prime Pro Edition hugbúnaðinum, á Tools valmyndinni, smelltu á System Debugging Tools ➤ System Console.
2. Í Tcl Console glugganum skaltu slá inn cd hwtest til að breyta möppu íample_dir>/hardware_test_design/hwtest_sl.
3. Sláðu inn source main_script.tcl til að opna tengingu við JTAG meistara og byrjaðu prófið.

Hönnun Example Lýsing

Hönnunin fyrrvample sýnir grunnvirkni F-Tile CPRI PHY Intel FPGA IP kjarna. Þú getur búið til hönnunina frá ExampHönnun flipinn í F-Tile CPRI PHY Intel FPGA IP færibreyturitlinum.
Til að búa til hönnunina tdample, þú verður fyrst að stilla færibreytugildin fyrir IP kjarnaafbrigðið sem þú ætlar að búa til í lokaafurðinni þinni. Þú getur valið að búa til hönnunina tdample með eða án RS-FEC eiginleikans. RS-FEC eiginleikinn er fáanlegur með 10.1376, 12.1651 og 24.33024 Gbps CPRI línubitahraða.
Tafla 4. F-Tile CPRI PHY Intel FPGA IP Core Feature Matrix

CPRI línubitahraði (Gbps)	RS-FEC stuðningur	Viðmiðunarklukka (MHz)	Stuðningur við ákveðinn biðtíma
1.2288	Nei	153.6	Já
2.4576	Nei	153.6	Já
3.072	Nei	153.6	Já
4.9152	Nei	153.6	Já
6.144	Nei	153.6	Já
9.8304	Nei	153.6	Já
10.1376	Með og Án	184.32	Já
12.1651	Með og Án	184.32	Já
24.33024	Með og Án	184.32	Já

Eiginleikar

• Búðu til hönnunina tdample með RS-FEC eiginleika
• Grunneiginleikar til að athuga pakka, þar með talið töf fram og til baka

Simulation Design Example

F-Tile CPRI PHY Intel FPGA IP hönnunin tdample býr til uppgerð prófbekk og uppgerð files sem sýnir F-Tile CPRI PHY Intel FPGA IP kjarnann þegar þú velur Simulation valkostinn.

Mynd 6. Bálkamynd fyrir 10.1316, 12.1651 og 24.33024 Gbps (með og án RS-FEC) línutíðni

Mynd 7. Bálkamynd fyrir 1.228, 2.4576, 3.072, 4.9152, 6.144 og 9.8304 Gbps línuhraði

Í þessari hönnun er tdampLe, uppgerð prófbekkurinn veitir grunnvirkni eins og gangsetningu og bið eftir læsingu, sendingu og móttöku pakka.
Vel heppnuð prufukeyrsla sýnir úttak sem staðfestir eftirfarandi hegðun:

1. Viðskiptavinur rökfræði endurstillir IP kjarna.
2. Rökfræði viðskiptavinarins bíður eftir RX gagnaslóðajöfnuninni.
3. Viðskiptavinalogic sendir offrames á TX MII tengi og bíður eftir að fimm hyperframes berist á RX MII tengi. Hyperrammar eru sendir og mótteknir á MII viðmóti samkvæmt CPRI v7.0 forskriftum.
   Athugið: CPRI hönnunin sem miðar á 1.2, 2.4, 3, 4.9, 6.1 og 9.8 Gbps línuhraða notar 8b/10b tengi og hönnunin sem miðar á 10.1, 12.1 og 24.3 Gbps (með og án RS-FEC) nota MII tengi. Þessi hönnun tdample inniheldur hringferðateljara til að telja biðtímann fram og til baka frá TX til RX.
4. Rökfræði viðskiptavinarins les gildið fyrir biðtíma fram og til baka og athugar hvort innihald og réttmæti oframmagagnanna á RX MII hliðinni sé rétt þegar teljarinn lýkur talningu á biðtíma fram og til baka.

Tengdar upplýsingar

• CPRI upplýsingar

Vélbúnaðarhönnun Example

Mynd 8. Vélbúnaðarhönnun Example Block Diagram

 

Athugið

1. CPRI hönnunin með 2.4/4.9/9.8 Gbps CPRI línuhraða notar 8b/10b tengi og öll önnur CPRI línuhraða hönnun nota MII tengi.
2. CPRI hönnunin með 2.4/4.9/9.8 Gbps CPRI línuhraða þarf 153.6 MHz viðmiðunarklukku senditækis og allir aðrir CPRI línuhraðar þurfa 184.32 MHz.

F-Tile CPRI PHY Intel FPGA IP kjarna vélbúnaðarhönnun tdample inniheldur eftirfarandi hluti:

• F-Tile CPRI PHY Intel FPGA IP kjarna.
• Packet client logic blokk sem býr til og tekur á móti umferð.
• Teljari fram og til baka.
• IOPLL til að búa til sampling klukka fyrir ákveðna leynd rökfræði inni í IP, og hringferð teljara hluti á prófunarbekk.
• System PLL til að búa til kerfisklukkur fyrir IP.
• Avalon®-MM vistfangaafkóðari til að afkóða endurstillingar vistfangsrými fyrir CPRI, senditæki og Ethernet einingar við endurstillingaraðgang.
• Heimildir og rannsaka til að fullyrða um endurstillingar og fylgjast með klukkum og nokkrum stöðubitum.
• JTAG stjórnandi sem hefur samskipti við kerfisborðið. Þú átt samskipti við viðskiptavinarökfræðina í gegnum System Console.

Tengimerki

Tafla 5. Hönnun Example Tengimerki

Merki	Stefna	Lýsing
ref_clk100MHz	Inntak	Inntaksklukka fyrir CSR aðgang á öllum endurstillingarviðmótum. Ekið á 100 MHz.
i_clk_ref[0]	Inntak	Viðmiðunarklukka fyrir System PLL. Ekið á 156.25 MHz.
i_clk_ref[1]	Inntak	Viðmiðunarklukka senditækis. Ekið kl • 153.6 MHz fyrir CPRI línuhraða 1.2, 2.4, 3, 4.9, 6.1 og 9.8 Gbps. • 184.32 MHz fyrir CPRI línuhraða 10.1,12.1 og 24.3 Gbps með og án RS-FEC.
i_rx_serial[n]	Inntak	Senditæki PHY inntaksraðgögn.
o_tx_serial[n]	Framleiðsla	Senditæki PHY úttak raðgagna.

Hönnun Example Registers

Tafla 6. Hönnun Example Registers

Rásarnúmer	Grunn heimilisfang (Bæti heimilisfang)	Skráningartegund
0	0x00000000	CPRI PHY endurstilling skráir fyrir Rás 0
	0x00100000	Ethernet endurstillingarskrár fyrir rás 0
	0x00200000	Endurstilling senditækis skráir fyrir rás 0
1(2)	0x01000000	CPRI PHY endurstilling skráir fyrir Rás 1
	0x01100000	Ethernet endurstillingarskrár fyrir rás 1
	0x01200000	Endurstilling senditækis skráir fyrir rás 1
2(2)	0x02000000	CPRI PHY endurstilling skráir fyrir Rás 2
	0x02100000	Ethernet endurstillingarskrár fyrir rás 2
	0x02200000	Endurstilling senditækis skráir fyrir rás 2
áfram…

Rásarnúmer	Grunn heimilisfang (Bæti heimilisfang)	Skráningartegund
3(2)	0x03000000	CPRI PHY endurstilling skráir fyrir Rás 3
	0x03100000	Ethernet endurstillingarskrár fyrir rás 3
	0x03200000	Endurstilling senditækis skráir fyrir rás 3

Þessar skrár eru fráteknar ef rásin er ekki notuð.

F-Tile CPRI PHY Intel FPGA IP hönnun Example User Guide Archives

Ef IP kjarnaútgáfa er ekki á listanum gildir notendahandbókin fyrir fyrri IP kjarnaútgáfuna.

Intel Quartus Prime útgáfa	IP kjarna útgáfa	Notendahandbók
21.2	2.0.0	F-Tile CPRI PHY Intel FPGA IP hönnun Example Notendahandbók

Endurskoðunarsaga skjala fyrir F-Tile CPRI PHY Intel FPGA IP hönnun Example Notendahandbók

Skjalaútgáfa	Intel Quartus Prime útgáfa	IP útgáfa	Breytingar
2021.10.04	21.3	3.0.0	Bætti við stuðningi við nýja herma í kafla: Kröfur um vélbúnað og hugbúnað. Uppfærð skref í kafla: Hermir eftir hönnun Exampprófbekkur. Uppfærði eftirfarandi hluta með nýjum línuupplýsingum: Hönnun Example Lýsing Simulation Design Example Tengimerki Uppfærði heimilisfangið í kafla: Hönnun Example Registers.
2021.06.21	21.2	2.0.0	Upphafleg útgáfa.

Intel Corporation. Allur réttur áskilinn. Intel, Intel lógóið og önnur Intel merki eru vörumerki Intel Corporation eða dótturfélaga þess. Intel ábyrgist frammistöðu FPGA- og hálfleiðaravara sinna samkvæmt gildandi forskriftum í samræmi við staðlaða ábyrgð Intel, en áskilur sér rétt til að gera breytingar á hvaða vörum og þjónustu sem er hvenær sem er án fyrirvara. Intel tekur enga ábyrgð eða skaðabótaábyrgð sem stafar af notkun eða notkun á neinum upplýsingum, vöru eða þjónustu sem lýst er hér nema sérstaklega hafi verið samið skriflega af Intel. Viðskiptavinum Intel er bent á að fá nýjustu útgáfuna af tækjaforskriftum áður en þeir treysta á birtar upplýsingar og áður en pantað er fyrir vörur eða þjónustu.
*Önnur nöfn og vörumerki geta verið eign annarra.

Skjöl / auðlindir

intel F-Tile CPRI PHY FPGA IP Hönnun Example [pdfNotendahandbók F-Tile CPRI PHY FPGA IP Hönnun Example, PHY FPGA IP Hönnun Example, F-Tile CPRI IP Design Example, IP Design Example, IP hönnun

Heimildir

• Notendahandbók