intel F-Tile CPRI PHY FPGA IP Design Example

Mwongozo wa Kuanza Haraka

Msingi wa F-Tile CPRI PHY Intel® FPGA IP hutoa majaribio ya kuiga na muundo wa maunzi.ample ambayo inasaidia ujumuishaji na upimaji wa maunzi. Unapotengeneza muundo wa zamaniampna, mhariri wa parameta huunda kiotomati files muhimu kuiga, kukusanya, na kujaribu muundo katika maunzi.
Intel pia hutoa ex compilation-pekeeample mradi ambao unaweza kutumia kukadiria kwa haraka eneo la msingi la IP na muda.
Msingi wa F-Tile CPRI PHY Intel FPGA IP hutoa uwezo wa kuzalisha muundo wa zamaniamples kwa michanganyiko yote inayotumika ya idadi ya chaneli za CPRI na viwango vya biti ya laini ya CPRI. Benchi ya majaribio na muundo wa zamaniample inasaidia michanganyiko mingi ya vigezo vya msingi wa IP wa F-Tile CPRI PHY Intel FPGA.

Kielelezo 1. Hatua za Maendeleo za Kubuni Example

Habari Zinazohusiana

• F-Tile CPRI PHY Mwongozo wa Mtumiaji wa IP wa Intel FPGA
  • Kwa maelezo ya kina kuhusu F-tile CPRI PHY IP.
• F-Tile CPRI PHY Vidokezo vya Kutolewa vya IP vya Intel FPGA
  • Vidokezo vya Kutolewa kwa IP huorodhesha mabadiliko ya IP katika toleo fulani.

Mahitaji ya Vifaa na Programu

Ili kujaribu example design, tumia maunzi na programu zifuatazo:

• Programu ya Intel Quartus® Prime Pro Edition
• Console ya mfumo
• Viigaji Vinavyotumika:
  • Muhtasari* VCS*
  • Synopsy VCS MX
  • Siemens* EDA ModelSim* SE au Questa*— Toleo la Questa-Intel FPGA

Kuzalisha Kubuni

Kielelezo 2. Utaratibu

Kielelezo 3. Kutample Kichupo cha Kubuni katika Mhariri wa Parameta ya IP

Ili kuunda mradi wa Toleo la Intel Quartus Prime Pro:

1. Katika Toleo la Intel Quartus Prime Pro, bofya File ➤ Mchawi Mpya wa Mradi kuunda mradi mpya wa Quartus Prime, au File ➤ Fungua Mradi ili kufungua mradi uliopo wa Intel Quartus Prime. Mchawi hukuhimiza kutaja kifaa.
2. Bainisha kifaa cha familia ya Agilex (I-mfululizo) na uchague kifaa kinachotimiza mahitaji haya yote:
   • Kigae cha transceiver ni F-tile
   • Kiwango cha kasi ya transceiver ni -1 au -2
   • Kiwango cha kasi ya msingi ni -1 au -2 au -3
3. Bofya Maliza.

Fuata hatua hizi ili kuunda muundo wa maunzi wa IP wa F-Tile CPRI PHY Intel FPGA wa zamaniample na testbench:

1. Katika Katalogi ya IP, pata na uchague F-Tile CPRI PHY Intel FPGA IP. Dirisha Mpya la Tofauti ya IP inaonekana.
2. Bainisha jina la kiwango cha juu kwa tofauti yako maalum ya IP. Kihariri cha parameta huhifadhi mipangilio ya utofautishaji wa IP katika a file jina .ip.
3. Bofya Sawa. Mhariri wa parameter inaonekana.
4. Kwenye kichupo cha IP, taja vigezo vya utofauti wako wa msingi wa IP.
5. Juu ya Example Design kichupo, chini ya Kutampna Ubunifu Files, chagua chaguo la Uigaji ili kutoa testbench na mradi wa mkusanyiko pekee. Teua chaguo la Mchanganyiko ili kutoa muundo wa maunzi wa zamaniample. Ni lazima uchague angalau chaguo moja la Uigaji na Usanisi ili kuzalisha muundo wa zamaniample.
6. Juu ya Exampkwenye kichupo cha Kubuni, chini ya Umbizo la HDL Inayozalishwa, chagua Verilog HDL au VHDL. Ukichagua VHDL, lazima uige benchi ya majaribio na kiigaji cha lugha mchanganyiko. Kifaa kilichojaribiwa katika ex_ saraka ni mfano wa VHDL, lakini testbench kuu file ni Verilog ya Mfumo file.
7. Bofya Tengeneza Exampkitufe cha Kubuni. Chaguo la KutampDirisha la Saraka ya Usanifu inaonekana.
8. Ikiwa unataka kurekebisha muundo wa zamaniample saraka au jina kutoka kwa chaguo-msingi zilizoonyeshwa (cpriphy_ftile_0_example_design), vinjari kwa njia mpya na uandike muundo mpya wa zamaniampjina la saraka (ample_dir>).

Muundo wa Saraka

Muundo msingi wa IP-Tile CPRI PHY Intel FPGA wa zamaniample file saraka zina zifuatazo zinazozalishwa files kwa muundo wa zamaniample.

Kielelezo 4. Muundo wa Saraka ya Ex Inayozalishwaampna Ubunifu

Jedwali 1. Testbench File Maelezo

File Majina	Maelezo
Testbench muhimu na Simulation Files
<design_example_dir>/mfample_testbench/basic_avl_tb_top.sv	Testbench ya kiwango cha juu file. Testbench huanzisha kifurushi cha DUT na huendesha kazi za Verilog HDL ili kutengeneza na kukubali pakiti.
<design_example_dir>/mfample_testbench/ cpriphy_ftile_wrapper.sv	Karatasi ya DUT inayoasisi DUT na vipengele vingine vya testbench.
Hati za Testbench(1)
<design_example_dir>/mfample_testbench/run_vsim.do	Hati ya Siemens EDA ModelSim SE au Questa au Questa-Intel FPGA Toleo la hati ili kuendesha jaribio.
<design_example_dir>/mfample_testbench/run_vcs.sh	Hati ya Synopsys VCS ya kuendesha jaribio.
<design_example_dir>/mfample_testbench/run_vcsmx.sh	Hati ya Synopsys VCS MX (iliyojumuishwa Verilog HDL na SystemVerilog na VHDL) ili kuendesha jaribio.

Puuza hati nyingine yoyote ya kiigaji kwenye faili yaample_dir>/example_testbench/ folda.

Jedwali la 2. Usanifu wa Vifaa Mfample File Maelezo

File Majina	Maelezo
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf	Mradi wa Intel Quartus Prime file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf	Mpangilio wa mradi wa Intel Quartus Prime file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc	Vikwazo vya Muundo wa Synopsy files. Unaweza kunakili na kurekebisha hizi files kwa muundo wako mwenyewe wa Intel Agilex™.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v	Muundo wa kiwango cha juu wa Verilog HDL example file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv	Karatasi ya DUT inayoasisi DUT na vipengele vingine vya testbench.
<design_example_dir>/hardware_test_design/ hwtest_sl/main_script.tcl	Kuu file kwa kupata Console ya Mfumo.

Kuiga Usanifu Exampkwenye Testbench

Kielelezo 5. Utaratibu

Fuata hatua hizi ili kuiga testbench:

1. Kwa haraka ya amri, badilisha kwenye saraka ya simulation ya testbenchample_dir>/example_testbench. cd /mfample_testbench
2. Endesha quartus_tlg kwenye mradi uliotengenezwa file: quartus_tlg cpriphy_ftile_hw
3. Endesha ip-setup-simulation: ip-setup-simulation -output-directory=./sim_script -use-relative-paths -quartus project=cpriphy_ftile_hw.qpf
4. Endesha hati ya uigaji kwa kiigaji kinachotumika cha chaguo lako. Hati inakusanya na kuendesha testbench kwenye simulator. Rejelea Jedwali Hatua za Kuiga Testbench.
5. Chambua matokeo. Testbench iliyofanikiwa ilipokea hyperframes tano, na maonyesho "PASSED".

Jedwali la 3. Hatua za Kuiga Testbench katika Synopsy VCS* Simulator

Mwimbaji	Maagizo
VCS	Katika mstari wa amri, chapa:
	sh run_vcs.sh
iliendelea…

Mwimbaji	Maagizo
VCS MX	Katika mstari wa amri, chapa:
	sh run_vcsmx.sh
ModelSim SE au Toleo la Questa au Questa-Intel FPGA	Katika mstari wa amri, chapa:
	vsim -fanya run_vsim.do
	Ikiwa unapendelea kuiga bila kuleta GUI, chapa:
	vsim -c -fanya run_vsim.do

Ifuatayo sample output inaonyesha jaribio la kuiga lililofaulu kwa Gbps 24.33024 na chaneli 4 za CPRI:

Kukusanya Mradi wa Kukusanya Pekee

Kukusanya toleo la mkusanyo pekeeampkwa mradi huo, fuata hatua hizi:

1. Hakikisha muundo wa ujumuishaji wa zamaniampkizazi kimekamilika.
2. Katika programu ya Intel Quartus Prime Pro Edition, fungua mradi wa Intel Quartus Prime Pro Editionample_dir>/compilation_test_design/cpriphy_ftile.qpf.
3. Kwenye menyu ya Uchakataji, bofya Anza Kukusanya.
4. Baada ya kukusanywa kwa mafanikio, ripoti za kuweka muda na matumizi ya rasilimali zinapatikana katika kipindi chako cha Toleo la Intel Quartus Prime Pro.

Habari Zinazohusiana
Mitiririko ya Muundo wa Kizuizi

Kukusanya na Kuweka Usanifu Example katika vifaa

Kukusanya muundo wa maunzi example na uisanidi kwenye kifaa chako cha Intel Agilex, fuata hatua hizi:

1. Hakikisha muundo wa maunzi exampkizazi kimekamilika.
2. Katika programu ya Intel Quartus Prime Pro Edition, fungua mradi wa Intel Quartus Primeample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf.
3. Hariri .qsf file kugawa pini kulingana na maunzi yako.
4. Kwenye menyu ya Uchakataji, bofya Anza Kukusanya.
5. Baada ya utungaji uliofaulu, a .sof file inapatikana katikaample_dir>/hardware_test_design/output_files saraka.

Fuata hatua hizi ili kupanga muundo wa maunzi exampkwenye kifaa cha Intel Agilex:

• Unganisha Seti ya Ukuzaji ya Uadilifu ya Mawimbi ya Intel Agilex I kwenye kompyuta mwenyeji.
  Kumbuka: Seti ya usanidi imepangwa mapema na masafa sahihi ya saa kwa chaguomsingi. Huna haja ya kutumia programu ya Udhibiti wa Saa ili kuweka masafa.
• Kwenye menyu ya Vyombo, bofya Kipanga programu.
• Katika Kipanga programu, bofya Usanidi wa Vifaa.
• Chagua kifaa cha kupanga.
• Hakikisha kuwa Modi imewekwa kuwa JTAG.
• Chagua kifaa cha Intel Agilex na ubofye Ongeza Kifaa. Kipanga programu kinaonyesha mchoro wa kizuizi cha miunganisho kati ya vifaa kwenye ubao wako.
• Katika safu mlalo na .sof yako, chagua kisanduku cha .sof.
• Angalia kisanduku katika safu ya Programu/Sanidi.
• Bofya Anza.

Habari Zinazohusiana

• Mitiririko ya Muundo wa Kizuizi
• Kupanga Vifaa vya Intel FPGA
• Kuchambua na Kutatua Miundo kwa kutumia Dashibodi ya Mfumo

Kujaribu Usanifu wa Maunzi Example

Baada ya kukusanya muundo wa msingi wa IP wa F-Tile CPRI PHY Intel FPGA wa zamaniample na uisanidi kwenye kifaa chako cha Intel Agilex, unaweza kutumia Dashibodi ya Mfumo kupanga msingi wa IP na rejista zake kuu za PHY IP.
Ili kuwasha Dashibodi ya Mfumo na kujaribu muundo wa maunzi example, fuata hatua hizi:

1. Baada ya muundo wa vifaa vya zamaniample imesanidiwa kwenye kifaa cha Intel Agilex, katika programu ya Intel Quartus Prime Pro Edition, kwenye menyu ya Zana, bofya Zana za Utatuzi wa Mfumo ➤ Dashibodi ya Mfumo.
2. Kwenye kidirisha cha Tcl Console, chapa cd hwtest ili kubadilisha saraka kuwaample_dir>/hardware_test_design/hwtest_sl.
3. Chapa source main_script.tcl ili kufungua muunganisho wa faili ya JTAG bwana na anza mtihani.

Kubuni Example Maelezo

Ubunifu wa zamaniample huonyesha utendakazi msingi wa msingi wa IP wa F-Tile CPRI PHY Intel FPGA. Unaweza kutengeneza muundo kutoka kwa Example kichupo cha Kubuni katika kihariri cha kigezo cha IP cha F-Tile CPRI PHY Intel FPGA.
Ili kuunda muundo wa zamaniampkwa hiyo, lazima kwanza uweke thamani za kigezo kwa utofauti wa msingi wa IP unaonuia kutoa katika bidhaa yako ya mwisho. Unaweza kuchagua kutengeneza muundo wa zamaniample na au bila kipengele cha RS-FEC. Kipengele cha RS-FEC kinapatikana kwa viwango vya biti ya laini ya 10.1376, 12.1651 na 24.33024 Gbps CPRI.
Jedwali 4. F-Tile CPRI PHY Intel FPGA IP Kipengele cha Matrix

Kiwango cha Biti cha Laini ya CPRI (Gbps)	Msaada wa RS-FEC	Saa ya Marejeleo (MHz)	Usaidizi wa Kuchelewa wa Kuamua
1.2288	Hapana	153.6	Ndiyo
2.4576	Hapana	153.6	Ndiyo
3.072	Hapana	153.6	Ndiyo
4.9152	Hapana	153.6	Ndiyo
6.144	Hapana	153.6	Ndiyo
9.8304	Hapana	153.6	Ndiyo
10.1376	Pamoja na Bila	184.32	Ndiyo
12.1651	Pamoja na Bila	184.32	Ndiyo
24.33024	Pamoja na Bila	184.32	Ndiyo

Vipengele

• Tengeneza muundo wa zamaniample yenye kipengele cha RS-FEC
• Uwezo wa kimsingi wa kukagua pakiti ikijumuisha hesabu ya muda wa kurudi na kurudi

Usanifu wa Kuiga Example

Muundo wa IP wa F-Tile CPRI PHY Intel FPGA wa zamaniample hutengeneza benchi la uigaji na uigaji files ambayo huanzisha msingi wa F-Tile CPRI PHY Intel FPGA IP unapochagua chaguo la Uigaji.

Mchoro 6. Mchoro wa Kuzuia kwa 10.1316, 12.1651, na 24.33024 Gbps (pamoja na bila RS-FEC) Viwango vya Line

Mchoro 7. Mchoro wa Kuzuia kwa 1.228, 2.4576, 3.072, 4.9152, 6.144, na 9.8304 Gbps Line Rate

Katika kubuni hii exampna, benchi ya majaribio ya uigaji hutoa utendakazi msingi kama vile kuanzisha na kusubiri kufuli, kusambaza na kupokea pakiti.
Uendeshaji wa jaribio uliofanikiwa unaonyesha matokeo yanayothibitisha tabia ifuatayo:

1. Mantiki ya mteja huweka upya msingi wa IP.
2. Mantiki ya mteja hungoja mpangilio wa datapath ya RX.
3. Mantiki ya mteja hutuma hyperframes kwenye kiolesura cha TX MII na kusubiri hyperfremu tano kupokelewa kwenye kiolesura cha RX MII. Hyperframes hupitishwa na kupokelewa kwenye kiolesura cha MII kulingana na vipimo vya CPRI v7.0.
   Kumbuka: Miundo ya CPRI inayolenga kasi ya laini ya 1.2, 2.4, 3, 4.9, 6.1 na 9.8 Gbps hutumia kiolesura cha 8b/10b na miundo inayolenga Gbps 10.1, 12.1 na 24.3 (iliyo na na bila RS-FEC) hutumia kiolesura cha MII. Ubunifu huu wa zamaniample inajumuisha kihesabu cha safari ya kwenda na kurudi ili kuhesabu muda wa kurudi na kurudi kutoka TX hadi RX.
4. Mantiki ya mteja husoma thamani ya kusubiri ya safari ya kwenda na kurudi na kuangalia maudhui na usahihi wa data ya hyperframes kwenye upande wa RX MII pindi kaunta inapokamilisha hesabu ya muda wa kurudi na kurudi.

Habari Zinazohusiana

• Vipimo vya CPRI

Muundo wa maunzi Example

Kielelezo 8. Muundo wa Vifaa Example Block Mchoro

 

Kumbuka

1. Miundo ya CPRI yenye viwango vya laini vya 2.4/4.9/9.8 Gbps CPRI hutumia kiolesura cha 8b/10b na miundo mingine yote ya viwango vya laini ya CPRI hutumia kiolesura cha MII.
2. Miundo ya CPRI yenye viwango vya laini vya 2.4/4.9/9.8 Gbps CPRI inahitaji saa ya rejeleo ya kipenyo cha 153.6 MHz na viwango vingine vyote vya laini ya CPRI vinahitaji 184.32 MHz.

Muundo wa awali wa maunzi ya F-Tile CPRI PHY Intel FPGA IPample ni pamoja na vipengele vifuatavyo:

• F-Tile CPRI PHY Msingi wa IP wa Intel FPGA.
• Kizuizi cha mantiki cha mteja wa pakiti ambacho hutoa na kupokea trafiki.
• Kaunta ya safari ya kwenda na kurudi.
• IOPLL kutengeneza sampsaa ya muda mrefu kwa mantiki ya kusubiri ya muda ndani ya IP, na sehemu ya kaunta ya safari ya kwenda na kurudi kwenye testbench.
• Mfumo wa PLL wa kutengeneza saa za mfumo za IP.
• Kisimbuaji cha anwani cha Avalon®-MM ili kusimbua nafasi ya anwani ya uwekaji mipangilio upya kwa moduli za CPRI, Transceiver na Ethaneti wakati wa ufikiaji wa usanidi upya.
• Vyanzo na uchunguzi wa kudai uwekaji upya na ufuatiliaji wa saa na biti chache za hali.
• JTAG kidhibiti kinachowasiliana na Dashibodi ya Mfumo. Unawasiliana na mantiki ya mteja kupitia Dashibodi ya Mfumo.

Ishara za Kiolesura

Jedwali 5. Kubuni Example Ishara za Kiolesura

Mawimbi	Mwelekeo	Maelezo
ref_clk100MHz	Ingizo	Saa ya kuingiza kwa ufikiaji wa CSR kwenye violesura vyote vya usanidi upya. Endesha kwa 100 MHz.
i_clk_ref[0]	Ingizo	Saa ya marejeleo ya Mfumo wa PLL. Endesha kwa 156.25 MHz.
i_clk_ref[1]	Ingizo	Saa ya kumbukumbu ya transceiver. Endesha kwenye • 153.6 MHz kwa kiwango cha laini cha CPRI 1.2, 2.4, 3, 4.9, 6.1, na 9.8 Gbps. • 184.32 MHz kwa viwango vya laini ya CPRI 10.1,12.1, na 24.3 Gbps na RS-FEC na bila.
i_rx_serial[n]	Ingizo	Transceiver PHY data ya mfululizo.
o_tx_serial[n]	Pato	Data ya mfululizo ya pato la Transceiver PHY.

Kubuni Example Rejesta

Jedwali 6. Kubuni Example Rejesta

Nambari ya Kituo	Anwani ya Msingi (Anwani ya Byte)	Aina ya Usajili
0	0x00000000	Rejista za Uwekaji Upya za CPRI PHY za Channel 0
	0x00100000	Rejista za Urekebishaji wa Ethernet za Channel 0
	0x00200000	Rejista za Urekebishaji wa Transceiver kwa Channel 0
1(2)	0x01000000	Rejista za Uwekaji Upya za CPRI PHY za Channel 1
	0x01100000	Rejista za Urekebishaji wa Ethernet za Channel 1
	0x01200000	Rejista za Urekebishaji wa Transceiver kwa Channel 1
2(2)	0x02000000	Rejista za Uwekaji Upya za CPRI PHY za Channel 2
	0x02100000	Rejista za Urekebishaji wa Ethernet za Channel 2
	0x02200000	Rejista za Urekebishaji wa Transceiver kwa Channel 2
iliendelea…

Nambari ya Kituo	Anwani ya Msingi (Anwani ya Byte)	Aina ya Usajili
3(2)	0x03000000	Rejista za Uwekaji Upya za CPRI PHY za Channel 3
	0x03100000	Rejista za Urekebishaji wa Ethernet za Channel 3
	0x03200000	Rejista za Urekebishaji wa Transceiver kwa Channel 3

Rejesta hizi zimehifadhiwa ikiwa kituo hakitumiki.

F-Tile CPRI PHY Intel FPGA IP Design Exampna Kumbukumbu za Mwongozo wa Mtumiaji

Ikiwa toleo la msingi la IP halijaorodheshwa, mwongozo wa mtumiaji wa toleo la awali la msingi wa IP unatumika.

Toleo kuu la Intel Quartus	Toleo la IP Core	Mwongozo wa Mtumiaji
21.2	2.0.0	F-Tile CPRI PHY Intel FPGA IP Design Exampna Mwongozo wa Mtumiaji

Historia ya Marekebisho ya Hati ya F-Tile CPRI PHY Intel FPGA IP Design Exampna Mwongozo wa Mtumiaji

Toleo la Hati	Toleo kuu la Intel Quartus	Toleo la IP	Mabadiliko
2021.10.04	21.3	3.0.0	Usaidizi ulioongezwa kwa viigaji vipya katika sehemu: Mahitaji ya Vifaa na Programu. Hatua zilizosasishwa katika sehemu: Kuiga Usanifu Exampkwenye Testbench. Ilisasisha sehemu zifuatazo kwa maelezo mapya ya kiwango cha laini: Kubuni Example Maelezo Usanifu wa Kuiga Example Ishara za Kiolesura Ilisasisha anwani katika sehemu: Kubuni Example Rejesta.
2021.06.21	21.2	2.0.0	Kutolewa kwa awali.

Shirika la Intel. Haki zote zimehifadhiwa. Intel, nembo ya Intel, na alama zingine za Intel ni chapa za biashara za Intel Corporation au kampuni zake tanzu. Intel inathibitisha utendakazi wa FPGA yake na bidhaa za semiconductor kwa vipimo vya sasa kwa mujibu wa udhamini wa kawaida wa Intel, lakini inahifadhi haki ya kufanya mabadiliko kwa bidhaa na huduma zozote wakati wowote bila taarifa. Intel haichukui jukumu au dhima yoyote inayotokana na maombi au matumizi ya taarifa yoyote, bidhaa, au huduma iliyofafanuliwa hapa isipokuwa kama ilivyokubaliwa kwa maandishi na Intel. Wateja wa Intel wanashauriwa kupata toleo jipya zaidi la vipimo vya kifaa kabla ya kutegemea taarifa yoyote iliyochapishwa na kabla ya kuagiza bidhaa au huduma.
*Majina na chapa zingine zinaweza kudaiwa kuwa mali ya wengine.

Nyaraka / Rasilimali

intel F-Tile CPRI PHY FPGA IP Design Example [pdf] Mwongozo wa Mtumiaji F-Tile CPRI PHY FPGA IP Design Example, PHY FPGA IP Design Example, F-Tile CPRI IP Design Example, IP Design Example, Ubunifu wa IP

Marejeleo

• Mwongozo wa Mtumiaji