intel F-Tile CPRI PHY FPGA IP Disinn Eżample

Gwida Quick Start

Il-qalba F-Tile CPRI PHY Intel® FPGA IP tipprovdi testbench ta 'simulazzjoni u disinn ta' hardware example li jappoġġja l-kumpilazzjoni u l-ittestjar tal-ħardwer. Meta tiġġenera d-disinn example, l-editur tal-parametru awtomatikament joħloq il- files meħtieġa biex jissimulaw, jikkompilaw, u jittestjaw id-disinn fil-ħardwer.
Intel jipprovdi wkoll ex-kumpilazzjoni bissample proġett li tista 'tuża biex tistma malajr iż-żona ċentrali u l-ħin tal-IP.
Il-qalba F-Tile CPRI PHY Intel FPGA IP tipprovdi l-kapaċità li tiġġenera disinn examples għall-kombinazzjonijiet kollha appoġġjati ta 'numru ta' kanali CPRI u rati tal-bit tal-linja CPRI. Il-bank tat-test u d-disinn example tappoġġja bosta kombinazzjonijiet ta 'parametri tal-qalba F-Tile CPRI PHY Intel FPGA IP.

Figura 1. Passi ta 'żvilupp għad-Disinn Example

Informazzjoni Relatata

• F-Tile CPRI PHY Intel FPGA IP User Guide
  • Għal informazzjoni dettaljata dwar F-tile CPRI PHY IP.
• F-Tile CPRI PHY Intel FPGA IP Noti ta' Rilaxx
  • In-Noti tar-Rilaxx tal-IP jelenkaw il-bidliet tal-IP f'rilaxx partikolari.

Ħtiġijiet ta' ħardwer u softwer

Biex tittestja l-example disinn, uża l-ħardwer u s-softwer li ġejjin:

• Softwer Intel Quartus® Prime Pro Edition
• Console tas-sistema
• Simulaturi appoġġjati:
  • Synopsys* VCS*
  • Synopsys VCS MX
  • Siemens* EDA ModelSim* SE jew Questa*— Questa-Intel FPGA Edition

Ġenerazzjoni tad-Disinn

Figura 2. Proċedura

Figura 3. Eżample Tab tad-Disinn fl-Editur tal-Parametru IP

Biex toħloq proġett Intel Quartus Prime Pro Edition:

1. Fl-Intel Quartus Prime Pro Edition, ikklikkja File ➤ Wizard tal-Proġett Ġdid biex jinħoloq proġett ġdid ta' Quartus Prime, jew File ➤ Proġett Miftuħ biex tiftaħ proġett Intel Quartus Prime eżistenti. Il-wizard iqanqlek biex tispeċifika apparat.
2. Speċifika l-familja tat-tagħmir Agilex (serje I) u agħżel apparat li jissodisfa dawn ir-rekwiżiti kollha:
   • Il-madum tat-transceiver huwa madum F
   • Il-grad tal-veloċità tat-transceiver huwa -1 jew -2
   • Il-grad tal-veloċità tal-qalba huwa -1 jew -2 jew -3
3. Ikklikkja Finish.

Segwi dawn il-passi biex tiġġenera d-disinn tal-ħardwer F-Tile CPRI PHY Intel FPGA IP example u testbench:

1. Fil-Katalgu IP, sib u agħżel F-Tile CPRI PHY Intel FPGA IP. Tidher it-tieqa New IP Varjazzjoni.
2. Speċifika isem tal-ogħla livell għall-varjazzjoni tal-IP tad-dwana tiegħek. L-editur tal-parametri jiffranka s-settings tal-varjazzjoni tal-IP f'a file jismu .ip.
3. Ikklikkja OK. Jidher l-editur tal-parametri.
4. Fuq it-tab IP, speċifika l-parametri għall-varjazzjoni tal-qalba tal-IP tiegħek.
5. Fuq l-Eżample Tab tad-disinn, taħt Eżample Disinn Files, agħżel l-għażla Simulazzjoni biex tiġġenera t-testbench u l-proġett ta 'kumpilazzjoni biss. Agħżel l-għażla Sintesi biex tiġġenera d-disinn tal-ħardwer example. Trid tagħżel mill-inqas waħda mill-għażliet ta 'Simulazzjoni u Sintesi biex tiġġenera d-disinn example.
6. Fuq l-Eżample Tab tad-disinn, taħt Format HDL Ġenerat, agħżel Verilog HDL jew VHDL. Jekk tagħżel VHDL, trid tissimula l-bank tat-test b'simulatur ta' lingwa mħallta. L-apparat li qed jiġi ttestjat fl-ex_ direttorju huwa mudell VHDL, iżda l-testbench prinċipali file hija Sistema Verilog file.
7. Ikklikkja l-Iġġenera Example buttuna Disinn. L-Agħżel Example Tieqa tad-Direttorju tad-Disinn tidher.
8. Jekk trid timmodifika d-disinn exampmogħdija jew isem tad-direttorju tal-le mill-inadempjenzi murija (cpriphy_ftile_0_example_design), fittex il-mogħdija l-ġdida u ttajpja d-disinn il-ġdid exampisem tad-direttorju tal-le (ample_dir>).

Struttura tad-Direttorju

Id-disinn tal-qalba tal-F-Tile CPRI PHY Intel FPGA IP example file direttorji fihom dan li ġej iġġenerat files għad-disinn example.

Figura 4. Struttura tad-Direttorju tal-Ex Ġeneratample Disinn

Tabella 1. Testbench File Deskrizzjonijiet

File Ismijiet	Deskrizzjoni
Testbench Ewlenin u Simulazzjoni Files
<design_example_dir>/ example_testbench/basic_avl_tb_top.sv	Testbench tal-ogħla livell file. Il-bank tat-test jiġġenera t-tgeżwir DUT u jmexxi l-kompiti Verilog HDL biex jiġġenera u jaċċetta pakketti.
<design_example_dir>/ example_testbench/ cpriphy_ftile_wrapper.sv	Wrapper DUT li tistanzia DUT u komponenti oħra tal-bank tat-test.
Skripts tal-bank tat-test(1)
<design_example_dir>/ example_testbench/run_vsim.do	L-iskrittura Siemens EDA ModelSim SE jew Questa jew Questa-Intel FPGA Edition biex tmexxi t-testbench.
<design_example_dir>/ example_testbench/run_vcs.sh	L-iskrittura Synopsys VCS biex tmexxi t-testbench.
<design_example_dir>/ example_testbench/run_vcsmx.sh	L-iskrittura Synopsys VCS MX (magħquda Verilog HDL u SystemVerilog ma VHDL) biex tmexxi t-testbench.

Injora kwalunkwe skript simulatur ieħor fil-ample_dir>/example_testbench/ folder.

Tabella 2. Disinn tal-Ħardwer Eżample File Deskrizzjonijiet

File Ismijiet	Deskrizzjonijiet
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf	Proġett Intel Quartus Prime file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf	Issettjar tal-proġett Intel Quartus Prime file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc	Synopsys Limitazzjonijiet tad-Disinn files. Tista' tikkopja u timmodifika dawn files għad-disinn Intel Agilex™ tiegħek stess.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v	Disinn Verilog HDL tal-ogħla livell example file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv	Wrapper DUT li tistanzia DUT u komponenti oħra tal-bank tat-test.
<design_example_dir>/hardware_test_design/ hwtest_sl/main_script.tcl	Prinċipali file għall-aċċess tas-System Console.

Simulazzjoni tad-Disinn Eżample Testbench

Figura 5. Proċedura

Segwi dawn il-passi biex tissimula l-bank tat-test:

1. Fil-pront tal-kmand, ibdel fid-direttorju tas-simulazzjoni tat-testbenchample_dir>/example_testbench. cd /eżample_testbench
2. Mexxi quartus_tlg fuq il-proġett iġġenerat file: quartus_tlg cpriphy_ftile_hw
3. Mexxi ip-setup-simulation: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
4. Mexxi l-iskrittura tas-simulazzjoni għas-simulatur appoġġjat tal-għażla tiegħek. L-iskrittura tiġbor u tmexxi t-testbench fis-simulatur. Irreferi għat-tabella Passi biex Tissimula t-Testbench.
5. Analizza r-riżultati. Il-bank tat-test b'suċċess irċieva ħames hyperframes, u juri "PASSED".

Tabella 3. Passi biex Jissimula t-Testbench fis-Simulatur Synopsys VCS*

Simulatur	Istruzzjonijiet
VCS	Fil-linja tal-kmand, ittajpja:
	sh run_vcs.sh
kompla...

Simulatur	Istruzzjonijiet
VCS MX	Fil-linja tal-kmand, ittajpja:
	sh run_vcsmx.sh
ModelSim SE jew Questa jew Questa-Intel FPGA Edition	Fil-linja tal-kmand, ittajpja:
	vsim -do run_vsim.do
	Jekk tippreferi tissimula mingħajr ma ġġib il-GUI, ittajpja:
	vsim -c -do run_vsim.do

Is-segwenti sampL-output tal-le juri prova ta' simulazzjoni b'suċċess għal 24.33024 Gbps b'4 kanali CPRI:

Il-kumpilazzjoni tal-Proġett ta' Kumpilazzjoni Biss

Biex tiġbor il-kumpilazzjoni biss exampil-proġett, segwi dawn il-passi:

1. Tiżgura disinn tal-kumpilazzjoni exampil-ġenerazzjoni hija kompluta.
2. Fis-softwer Intel Quartus Prime Pro Edition, iftaħ il-proġett Intel Quartus Prime Pro Editionample_dir>/compilation_test_design/cpriphy_ftile.qpf.
3. Fuq il-menu Ipproċessar, ikklikkja Ibda l-Kompilazzjoni.
4. Wara kumpilazzjoni b'suċċess, rapporti għall-ħin u għall-użu tar-riżorsi huma disponibbli fis-sessjoni tiegħek Intel Quartus Prime Pro Edition.

Informazzjoni Relatata
Flussi ta' Disinn Ibbażat fuq Blokk

Kumpilazzjoni u Konfigurazzjoni tad-Disinn Eżample fil-Ħardwer

Biex tiġbor id-disinn tal-ħardwer example u kkonfiguraha fuq it-tagħmir Intel Agilex tiegħek, segwi dawn il-passi:

1. Tiżgura disinn tal-ħardwer exampil-ġenerazzjoni hija kompluta.
2. Fis-softwer Intel Quartus Prime Pro Edition, iftaħ il-proġett Intel Quartus Primeample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf.
3. Editja l-.qsf file biex tassenja pinnijiet ibbażati fuq il-ħardwer tiegħek.
4. Fuq il-menu Ipproċessar, ikklikkja Ibda l-Kompilazzjoni.
5. Wara kumpilazzjoni b'suċċess, .sof file huwa disponibbli fiample_dir>/hardware_test_design/output_filedirettorju s.

Segwi dawn il-passi biex tipprogramma d-disinn tal-ħardwer example fuq it-tagħmir Intel Agilex:

• Ikkonnettja l-Intel Agilex I-series Transceiver Signal Integrity Development Kit mal-kompjuter ospitanti.
  Nota: Il-kit tal-iżvilupp huwa pprogrammat minn qabel bil-frekwenzi tal-arloġġ korretti b'mod awtomatiku. M'għandekx bżonn tuża l-applikazzjoni tal-Kontroll tal-Arloġġ biex tissettja l-frekwenzi.
• Fuq il-menu Għodda, ikklikkja Programmatur.
• Fil-Programmer, ikklikkja Hardware Setup.
• Agħżel apparat ta 'programmar.
• Kun żgur li l-Modalità hija ssettjata għal JTAG.
• Agħżel l-apparat Intel Agilex u kklikkja Żid Apparat. Il-Programmatur juri dijagramma blokk tal-konnessjonijiet bejn l-apparati fuq il-bord tiegħek.
• Fir-ringiela bil-.sof tiegħek, iċċekkja l-kaxxa għall-.sof.
• Iċċekkja l-kaxxa fil-kolonna Program/Configure.
• Ikklikkja Ibda.

Informazzjoni Relatata

• Flussi ta' Disinn Ibbażat fuq Blokk
• Programmazzjoni ta' Apparati Intel FPGA
• Analiżi u Debugging Disinni b'Console tas-Sistema

Ittestjar tad-Disinn tal-Hardware Eżample

Wara li tikkompila d-disinn tal-qalba tal-F-Tile CPRI PHY Intel FPGA IP example u kkonfiguraha fuq it-tagħmir Intel Agilex tiegħek, tista' tuża s-System Console biex tipprogramma l-qalba tal-IP u r-reġistri tal-qalba tal-IP PHY tagħha.
Biex tixgħel is-System Console u tittestja d-disinn tal-ħardwer example, segwi dawn il-passi:

1. Wara d-disinn tal-ħardwer example huwa kkonfigurat fuq l-apparat Intel Agilex, fis-softwer Intel Quartus Prime Pro Edition, fuq il-menu Għodda, ikklikkja Għodda ta' Debugging tas-Sistema ➤ Konsola tas-Sistema.
2. Fil-pannell tal-Console Tcl, ittajpja cd hwtest biex tibdel id-direttorju għalihample_dir>/hardware_test_design/hwtest_sl.
3. Ittajpja sors main_script.tcl biex tiftaħ konnessjoni mal-JTAG kaptan u ibda t-test.

Disinn Eżample Deskrizzjoni

Id-disinn example juri l-funzjonalità bażika tal-qalba F-Tile CPRI PHY Intel FPGA IP. Tista 'tiġġenera d-disinn mill-Example Tab tad-disinn fl-editur tal-parametri IP tal-F-Tile CPRI PHY Intel FPGA.
Biex tiġġenera d-disinn example, l-ewwel trid tissettja l-valuri tal-parametri għall-varjazzjoni tal-qalba tal-IP li biħsiebek tiġġenera fil-prodott finali tiegħek. Tista 'tagħżel li tiġġenera d-disinn example bi jew mingħajr il-karatteristika RS-FEC. Il-karatteristika RS-FEC hija disponibbli b'rati tal-bit tal-linja CPRI 10.1376, 12.1651 u 24.33024 Gbps.
Tabella 4. F-Tile CPRI PHY Intel FPGA IP Core Feature Matrix

Rata tal-Bits tal-Linja CPRI (Gbps)	Appoġġ RS-FEC	Arloġġ ta' Referenza (MHz)	Appoġġ ta 'Latency Deterministiku
1.2288	Nru	153.6	Iva
2.4576	Nru	153.6	Iva
3.072	Nru	153.6	Iva
4.9152	Nru	153.6	Iva
6.144	Nru	153.6	Iva
9.8304	Nru	153.6	Iva
10.1376	Bi u Mingħajr	184.32	Iva
12.1651	Bi u Mingħajr	184.32	Iva
24.33024	Bi u Mingħajr	184.32	Iva

Karatteristiċi

• Iġġenera d-disinn example b'karatteristika RS-FEC
• Kapaċitajiet bażiċi ta 'kontroll tal-pakketti inkluż għadd ta' latenza tal-vjaġġ bir-ritorn

Disinn ta' Simulazzjoni Eżample

Id-disinn F-Tile CPRI PHY Intel FPGA IP example jiġġenera testbench ta' simulazzjoni u simulazzjoni files li instantiates l-F-Tile CPRI PHY Intel FPGA IP qalba meta tagħżel l-għażla Simulazzjoni.

Figura 6. Dijagramma tal-Blokk għal Rati tal-Linji 10.1316, 12.1651, u 24.33024 Gbps (bi u mingħajr RS-FEC)

Figura 7. Dijagramma tal-Blokk għal 1.228, 2.4576, 3.072, 4.9152, 6.144, u 9.8304 Gbps Line Rate

F'dan id-disinn example, il-testbench simulazzjoni jipprovdi funzjonalità bażika bħall-istartjar u stenna għal lock, jittrasmetti u jirċievu pakketti.
It-test b'suċċess juri output li jikkonferma l-imġieba li ġejja:

1. Il-loġika tal-klijent tirrisettja l-qalba tal-IP.
2. Il-loġika tal-klijent tistenna l-allinjament tal-passaġġ tad-data RX.
3. Il-loġika tal-klijent tittrasmetti hyperframes fuq l-interface TX MII u tistenna li jiġu riċevuti ħames hyperframes fuq l-interface RX MII. Hyperframes huma trażmessi u riċevuti fuq interface MII skont l-ispeċifikazzjonijiet CPRI v7.0.
   Nota: Id-disinji CPRI li jimmiraw 1.2, 2.4, 3, 4.9, 6.1, u 9.8 Gbps linja rata jużaw interface 8b/10b u d-disinji li jimmiraw 10.1, 12.1 u 24.3 Gbps (bi u mingħajr RS-FEC) jużaw interface MII. Dan id-disinn example jinkludi counter tal-vjaġġ bir-ritorn biex jgħodd il-latency tal-vjaġġ bir-ritorn minn TX sa RX.
4. Il-loġika tal-klijent taqra l-valur tal-latency tal-vjaġġ bir-ritorn u tivverifika l-kontenut u l-korrettezza tad-dejta tal-hyperframes fuq in-naħa RX MII ladarba l-counter itemm l-għadd tal-latency tal-vjaġġ bir-ritorn.

Informazzjoni Relatata

• Speċifikazzjonijiet CPRI

Disinn tal-Ħardwer Eżample

Figura 8. Disinn tal-Ħardwer Eżample Block Diagram

 

Nota

1. Id-disinji CPRI b'rati tal-linja CPRI 2.4/4.9/9.8 Gbps jużaw interface 8b/10b u d-disinji l-oħra kollha tar-rati tal-linja CPRI jużaw interface MII.
2. Id-disinji CPRI b'rati tal-linja CPRI 2.4/4.9/9.8 Gbps jeħtieġu arloġġ ta 'referenza tat-transceiver ta' 153.6 MHz u r-rati tal-linja CPRI l-oħra kollha jeħtieġu 184.32 MHz.

Id-disinn tal-hardware tal-qalba tal-F-Tile CPRI PHY Intel FPGA IP example tinkludi l-komponenti li ġejjin:

• F-Tile CPRI PHY Intel FPGA IP core.
• Blokk loġiku tal-klijent tal-pakkett li jiġġenera u jirċievi t-traffiku.
• Counter vjaġġ bir-ritorn.
• IOPLL biex tiġġenera sampling arloġġ għal loġika deterministiku latency ġewwa l-IP, u round trip counter komponent fuq testbench.
• Sistema PLL biex tiġġenera arloġġi tas-sistema għall-IP.
• Decoder ta 'l-indirizz Avalon®-MM biex jiddekodifika l-ispazju ta' l-indirizz ta 'rikonfigurazzjoni għal CPRI, Transceiver, u moduli Ethernet waqt l-aċċessi ta' rikonfigurazzjoni.
• Sorsi u sondi biex jiġu affermati resets u monitoraġġ tal-arloġġi u ftit bits tal-istatus.
• JTAG kontrollur li jikkomunika mas-System Console. Inti tikkomunika mal-loġika tal-klijent permezz tas-System Console.

Sinjali tal-Interface

Tabella 5. Disinn Eżample Sinjali tal-Interface

Sinjal	Direzzjoni	Deskrizzjoni
ref_clk100MHz	Input	Arloġġ tad-dħul għall-aċċess CSR fuq l-interfaces kollha ta 'konfigurazzjoni mill-ġdid. Issuq f'100 MHz.
i_clk_ref[0]	Input	Arloġġ ta' referenza għas-Sistema PLL. Issuq f'156.25 MHz.
i_clk_ref[1]	Input	Arloġġ ta' referenza tat-transceiver. Issuq fi • 153.6 MHz għal rata tal-linja CPRI 1.2, 2.4, 3, 4.9, 6.1, u 9.8 Gbps. • 184.32 MHz għar-rati tal-linja CPRI 10.1,12.1, u 24.3 Gbps bi u mingħajr RS-FEC.
i_rx_serial[n]	Input	Transceiver PHY input data tas-serje.
o_tx_serial[n]	Output	Transceiver PHY output data tas-serje.

Disinn Eżample Reġistri

Tabella 6. Disinn Eżample Reġistri

Numru tal-Kanal	Indirizz Bażi (Indirizz tal-Byte)	Tip ta' Reġistru
0	0x00000000	Reġistri ta' rikonfigurazzjoni CPRI PHY għal Channel 0
	0x00100000	Reġistri tar-Rikonfigurazzjoni Ethernet għall-Kanal 0
	0x00200000	Transceiver Reconfiguration reġistri għall-Kanal 0
1(2)	0x01000000	Reġistri ta' rikonfigurazzjoni CPRI PHY għal Channel 1
	0x01100000	Reġistri tar-Rikonfigurazzjoni Ethernet għall-Kanal 1
	0x01200000	Transceiver Reconfiguration reġistri għall-Kanal 1
2(2)	0x02000000	Reġistri ta' rikonfigurazzjoni CPRI PHY għal Channel 2
	0x02100000	Reġistri tar-Rikonfigurazzjoni Ethernet għall-Kanal 2
	0x02200000	Transceiver Reconfiguration reġistri għall-Kanal 2
kompla...

Numru tal-Kanal	Indirizz Bażi (Indirizz tal-Byte)	Tip ta' Reġistru
3(2)	0x03000000	Reġistri ta' rikonfigurazzjoni CPRI PHY għal Channel 3
	0x03100000	Reġistri tar-Rikonfigurazzjoni Ethernet għall-Kanal 3
	0x03200000	Transceiver Reconfiguration reġistri għall-Kanal 3

Dawn ir-reġistri huma riżervati jekk il-kanal ma jintużax.

F-Tile CPRI PHY Intel FPGA IP Disinn Eżample Arkivji tal-Gwida għall-Utent

Jekk verżjoni tal-qalba tal-IP mhix elenkata, tapplika l-gwida tal-utent għall-verżjoni tal-qalba tal-IP preċedenti.

Verżjoni Intel Quartus Prime	Verżjoni IP Core	Gwida għall-Utent
21.2	2.0.0	F-Tile CPRI PHY Intel FPGA IP Disinn Eżample Gwida għall-Utent

Storja ta 'Reviżjoni tad-Dokument għal F-Tile CPRI PHY Intel FPGA IP Design Example Gwida għall-Utent

Verżjoni tad-Dokument	Verżjoni Intel Quartus Prime	Verżjoni IP	Bidliet
2021.10.04	21.3	3.0.0	Appoġġ miżjud għal simulaturi ġodda fit-taqsima: Ħtiġijiet ta' ħardwer u softwer. Passi aġġornati fit-taqsima: Simulazzjoni tad-Disinn Eżample Testbench. Aġġorna t-taqsimiet li ġejjin b'informazzjoni ġdida dwar ir-rata tal-linja: Disinn Eżample Deskrizzjoni Disinn ta' Simulazzjoni Eżample Sinjali tal-Interface Aġġorna l-indirizz fit-taqsima: Disinn Eżample Reġistri.
2021.06.21	21.2	2.0.0	Rilaxx inizjali.

Korporazzjoni Intel. Id-drittijiet kollha riżervati. Intel, il-logo Intel, u marki oħra Intel huma trademarks ta' Intel Corporation jew is-sussidjarji tagħha. Intel tiggarantixxi l-prestazzjoni tal-prodotti FPGA u semikondutturi tagħha skont l-ispeċifikazzjonijiet attwali skont il-garanzija standard ta 'Intel, iżda tirriżerva d-dritt li tagħmel bidliet fi kwalunkwe prodott u servizz fi kwalunkwe ħin mingħajr avviż. Intel ma tassumi l-ebda responsabbiltà jew responsabbiltà li tirriżulta mill-applikazzjoni jew l-użu ta' kwalunkwe informazzjoni, prodott jew servizz deskritt hawnhekk ħlief kif miftiehem espressament bil-miktub minn Intel. Il-klijenti Intel huma avżati biex jiksbu l-aħħar verżjoni tal-ispeċifikazzjonijiet tal-apparat qabel ma jiddependu fuq kwalunkwe informazzjoni ppubblikata u qabel ma jagħmlu ordnijiet għal prodotti jew servizzi.
*Ismijiet u marki oħra jistgħu jiġu mitluba bħala proprjetà ta’ ħaddieħor.

Dokumenti / Riżorsi

intel F-Tile CPRI PHY FPGA IP Disinn Eżample [pdfGwida għall-Utent F-Tile CPRI PHY FPGA IP Disinn Eżample, PHY FPGA IP Disinn Eżample, F-Tile CPRI IP Disinn Example, Disinn IP Example, Disinn IP

Referenzi

• Manwal għall-Utent