Intel F-Tile CPRI PHY FPGA IP Design Exampले उपयोगकर्ता गाइड

F-Tile CPRI PHY Intel® FPGA IP कोर एक सिमुलेशन टेस्टबेंच और हार्डवेयर डिज़ाइन पूर्व प्रदान करता हैample जो संकलन और हार्डवेयर परीक्षण का समर्थन करता है। जब आप डिज़ाइन पूर्व उत्पन्न करते हैंampले, पैरामीटर संपादक स्वचालित रूप से बनाता है fileहार्डवेयर में डिज़ाइन का अनुकरण, संकलन और परीक्षण करना आवश्यक है।
इंटेल एक संकलन-मात्र पूर्व भी प्रदान करता हैample प्रोजेक्ट जिसका उपयोग आप IP कोर क्षेत्र और समय का शीघ्रता से अनुमान लगाने के लिए कर सकते हैं।
F-टाइल CPRI PHY Intel FPGA IP कोर डिज़ाइन पूर्व बनाने की क्षमता प्रदान करता हैampसीपीआरआई चैनलों की संख्या और सीपीआरआई लाइन बिट दरों के सभी समर्थित संयोजनों के लिए लेस। टेस्टबेंच और डिजाइन पूर्वampमैं F-टाइल CPRI PHY Intel FPGA IP कोर के कई पैरामीटर संयोजनों का समर्थन करता हूं।

चित्रा 1. डिजाइन पूर्व के लिए विकास कदमample

संबंधित जानकारी

एफ-टाइल सीपीआरआई पीएचवाई इंटेल एफपीजीए आईपी यूजर गाइड
- एफ-टाइल सीपीआरआई पीएचवाई आईपी पर विस्तृत जानकारी के लिए।
F-टाइल CPRI PHY Intel FPGA IP रिलीज़ नोट्स
- IP रिलीज़ नोट्स सूची IP किसी विशेष रिलीज़ में परिवर्तन करता है।

हार्डवेयर और सॉफ्टवेयर आवश्यकताएँ

पूर्व का परीक्षण करने के लिएampले डिजाइन, निम्नलिखित हार्डवेयर और सॉफ्टवेयर का उपयोग करें:

इंटेल क्वार्टस® प्राइम प्रो एडिशन सॉफ्टवेयर
सिस्टम कंसोल

समर्थित सिमुलेटर:
- सिनॉप्सिस * वीसीएस *
- सारांश वीसीएस एमएक्स
- Siemens* EDA ModelSim* SE या Questa*— Questa-Intel FPGA संस्करण

डिजाइन तैयार करना

चित्र 2. प्रक्रिया

चित्रा 3. पूर्वampआईपी पैरामीटर संपादक में डिजाइन टैब

इंटेल क्वार्टस प्राइम प्रो एडिशन प्रोजेक्ट बनाने के लिए:

इंटेल क्वार्टस प्राइम प्रो एडिशन में क्लिक करें File ➤ नया क्वार्टस प्राइम प्रोजेक्ट बनाने के लिए नया प्रोजेक्ट विज़ार्ड, या File ➤ मौजूदा इंटेल क्वार्टस प्राइम प्रोजेक्ट को खोलने के लिए ओपन प्रोजेक्ट। विज़ार्ड आपको एक डिवाइस निर्दिष्ट करने के लिए संकेत देता है।
उपकरण परिवार Agilex (I-श्रृंखला) निर्दिष्ट करें और एक उपकरण चुनें जो इन सभी आवश्यकताओं को पूरा करता हो:
- ट्रांसीवर टाइल एफ-टाइल है
- ट्रांसीवर स्पीड ग्रेड -1 या -2 है
- कोर स्पीड ग्रेड -1 या -2 या -3 है
समाप्त पर क्लिक करें.

F-Tile CPRI PHY Intel FPGA IP हार्डवेयर डिज़ाइन पूर्व बनाने के लिए इन चरणों का पालन करेंampले और टेस्टबेंच:

IP कैटलॉग में, F-Tile CPRI PHY Intel FPGA IP का पता लगाएँ और चुनें। नई आईपी विविधता विंडो प्रकट होती है।

एक शीर्ष-स्तर का नाम निर्दिष्ट करें आपके कस्टम IP विविधता के लिए। पैरामीटर एडिटर IP वेरिएशन सेटिंग्स को a में सेव करता है file नामित आईपी।
ओके पर क्लिक करें। पैरामीटर संपादक प्रकट होता है।

आईपी टैब पर, अपने आईपी कोर भिन्नता के लिए पैरामीटर निर्दिष्ट करें।
पूर्व परampले डिजाइन टैब, पूर्व के तहतampले डिजाइन Fileएस, टेस्टबेंच और केवल-संकलन परियोजना उत्पन्न करने के लिए सिमुलेशन विकल्प का चयन करें। हार्डवेयर डिज़ाइन पूर्व उत्पन्न करने के लिए संश्लेषण विकल्प का चयन करेंampले। डिज़ाइन पूर्व बनाने के लिए आपको कम से कम एक सिमुलेशन और संश्लेषण विकल्पों का चयन करना होगाampले.

पूर्व परampडिज़ाइन टैब में, जनरेट किए गए HDL फ़ॉर्मैट के अंतर्गत, Verilog HDL या VHDL का चयन करें। यदि आप वीएचडीएल का चयन करते हैं, तो आपको मिश्रित भाषा सिम्युलेटर के साथ टेस्टबेंच का अनुकरण करना होगा। उपकरण परीक्षण के अंतर्गत ex_ निर्देशिका एक वीएचडीएल मॉडल है, लेकिन मुख्य टेस्टबेंच है file एक सिस्टम वेरिलॉग है file.
जेनरेट एक्स . पर क्लिक करेंampले डिजाइन बटन। पूर्व का चयन करेंampले डिजाइन निर्देशिका विंडो प्रकट होती है।
यदि आप डिज़ाइन पूर्व को संशोधित करना चाहते हैंample निर्देशिका पथ या डिफ़ॉल्ट प्रदर्शित डिफ़ॉल्ट से नाम (cpriphy_ftile_0_example_design), नए पथ पर ब्राउज़ करें और नया डिज़ाइन टाइप करेंampले निर्देशिका नाम (ampले_दिर>)।

निर्देशिका संरचना

F-टाइल CPRI PHY Intel FPGA IP कोर डिज़ाइन पूर्वample file निर्देशिकाओं में निम्नलिखित उत्पन्न होते हैं fileडिजाइन पूर्व के लिए एसampले.

चित्रा 4. जेनरेटेड पूर्व की निर्देशिका संरचनाampले डिजाइन

तालिका 1. टेस्टबेंच File विवरण

File नाम	विवरण
कुंजी टेस्टबेंच और सिमुलेशन Files
<design_example_dir>/ पूर्वample_testbench/basic_avl_tb_top.sv	शीर्ष-स्तरीय टेस्टबेंच file. टेस्टबेंच डीयूटी रैपर को तुरंत चालू करता है और पैकेट बनाने और स्वीकार करने के लिए वेरिलॉग एचडीएल कार्यों को चलाता है।
<design_example_dir>/ पूर्वampले_टेस्टबेंच/cpriphy_ftile_wrapper.sv	DUT रैपर जो DUT और अन्य टेस्टबेंच घटकों को तुरंत चालू करता है।
टेस्टबेंच लिपियों(1)
<design_example_dir>/ पूर्वampले_टेस्टबेंच/run_vsim.do	टेस्टबेंच चलाने के लिए सीमेंस ईडीए मॉडलसिम एसई या क्वेस्टा या क्वेस्टा-इंटेल एफपीजीए संस्करण स्क्रिप्ट।
<design_example_dir>/ पूर्वampले_टेस्टबेंच/run_vcs.sh	टेस्टबेंच चलाने के लिए Synopsys VCS स्क्रिप्ट।
<design_example_dir>/ पूर्वampले_टेस्टबेंच/run_vcsmx.sh	टेस्टबेंच चलाने के लिए Synopsys VCS MX स्क्रिप्ट (VHDL के साथ Verilog HDL और SystemVerilog का संयोजन)।

में किसी अन्य सिम्युलेटर स्क्रिप्ट पर ध्यान न देंampले_दिर>/पूर्वample_testbench/फ़ोल्डर.

तालिका 2. हार्डवेयर डिजाइन पूर्वample File विवरण

File नाम	विवरण
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf	इंटेल क्वार्टस प्राइम प्रोजेक्ट file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf	इंटेल क्वार्टस प्राइम प्रोजेक्ट सेटिंग file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc	Synopsys डिजाइन की कमी fileएस। आप इन्हें कॉपी और संशोधित कर सकते हैं fileयह आपके अपने Intel Agilex™ डिज़ाइन के लिए है।
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v	शीर्ष-स्तरीय वेरिलॉग एचडीएल डिज़ाइन पूर्वample file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv	DUT रैपर जो DUT और अन्य टेस्टबेंच घटकों को तुरंत चालू करता है।
<design_example_dir>/hardware_test_design/ hwtest_sl/main_script.tcl	मुख्य file सिस्टम कंसोल तक पहुँचने के लिए।

डिजाइन पूर्व अनुकरणampले टेस्टबेंच

चित्र 5. प्रक्रिया

टेस्टबेंच का अनुकरण करने के लिए इन चरणों का पालन करें:

कमांड प्रॉम्प्ट पर, टेस्टबेंच सिमुलेशन निर्देशिका में बदलेंampले_दिर>/पूर्वample_testbench. सीडी /पूर्वampले_टेस्टबेंच
जनरेट किए गए प्रोजेक्ट पर quartus_tlg चलाएँ file: क्वार्टस_टीएलजी cpriphy_ftile_hw
आईपी-सेटअप-सिमुलेशन चलाएं: आईपी-सेटअप-सिमुलेशन –आउटपुट-डायरेक्टरी=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
अपनी पसंद के समर्थित सिम्युलेटर के लिए सिमुलेशन स्क्रिप्ट चलाएँ। स्क्रिप्ट संकलित करती है और सिम्युलेटर में टेस्टबेंच चलाती है। टेस्टबेंच को अनुकरण करने के लिए तालिका चरण देखें।
परिणामों का विश्लेषण करें। सफल टेस्टबेंच ने पांच हाइपरफ्रेम प्राप्त किए, और "PASSED" प्रदर्शित करता है।

तालिका 3. Synopsys VCS* सिम्युलेटर में टेस्टबेंच को अनुकरण करने के लिए कदम

सिम्युलेटर	निर्देश
VC के	कमांड लाइन में, टाइप करें:
	श रन_वीसीएस.श
*जारी…*

सिम्युलेटर	निर्देश
वीसीएस एमएक्स	कमांड लाइन में, टाइप करें:
	श रन_vcsmx.sh
मॉडलसिम एसई या क्वेस्टा या क्वेस्टा-इंटेल एफपीजीए संस्करण	कमांड लाइन में, टाइप करें:
	vsim -do run_vsim.do
	यदि आप जीयूआई लाए बिना अनुकरण करना पसंद करते हैं, तो टाइप करें:
	vsim -c -do run_vsim.do

निम्नलिखित एसampले आउटपुट 24.33024 सीपीआरआई चैनलों के साथ 4 जीबीपीएस के लिए एक सफल सिमुलेशन टेस्ट रन दिखाता है:

संकलन-केवल परियोजना का संकलन

संकलन-केवल पूर्व को संकलित करने के लिएampले परियोजना, इन चरणों का पालन करें:

संकलन डिजाइन पूर्व सुनिश्चित करेंampले पीढ़ी पूरी हो गई है।
इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेयर में, इंटेल क्वार्टस प्राइम प्रो एडिशन प्रोजेक्ट खोलेंample_dir>/compilation_test_design/cpriphy_ftile.qpf।

संसाधन मेनू पर, संकलन प्रारंभ करेंक्लिक करें।
सफल संकलन के बाद, आपके इंटेल क्वार्टस प्राइम प्रो संस्करण सत्र में समय और संसाधन उपयोग के लिए रिपोर्ट उपलब्ध हैं।

संबंधित जानकारी
ब्लॉक-आधारित डिजाइन प्रवाह

डिजाइन पूर्व को संकलित और कॉन्फ़िगर करनाampहार्डवेयर में ले

हार्डवेयर डिजाइन पूर्व संकलित करने के लिएampले और इसे अपने Intel Agilex डिवाइस पर कॉन्फ़िगर करें, इन चरणों का पालन करें:

हार्डवेयर डिजाइन पूर्व सुनिश्चित करेंampले पीढ़ी पूरी हो गई है।
इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेयर में, इंटेल क्वार्टस प्राइम प्रोजेक्ट खोलेंample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf.

.qsf संपादित करें file अपने हार्डवेयर के आधार पर पिन असाइन करने के लिए।
संसाधन मेनू पर, संकलन प्रारंभ करेंक्लिक करें।
सफल संकलन के बाद, a.sof file में उपलब्ध हैampले_दिर>/हार्डवेयर_टेस्ट_डिजाइन/आउटपुट_fileएस निर्देशिका।

हार्डवेयर डिज़ाइन पूर्व को प्रोग्राम करने के लिए इन चरणों का पालन करेंample इंटेल Agilex डिवाइस पर:

Intel Agilex I-Series Transceiver Signal Integrity Development Kit को होस्ट कंप्यूटर से कनेक्ट करें।
नोट: डिवेलपमेंट किट डिफ़ॉल्ट रूप से सही क्लॉक फ्रीक्वेंसी के साथ प्रीप्रोग्राम्ड है। फ्रीक्वेंसी सेट करने के लिए आपको क्लॉक कंट्रोल एप्लिकेशन का उपयोग करने की आवश्यकता नहीं है।
उपकरण मेनू पर, प्रोग्रामरक्लिक करें।

प्रोग्रामर में, हार्डवेयर सेटअप पर क्लिक करें।
प्रोग्रामिंग डिवाइस का चयन करें।
सुनिश्चित करें कि मोड J . पर सेट हैTAG.

Intel Agilex डिवाइस का चयन करें और Add Device पर क्लिक करें। प्रोग्रामर आपके बोर्ड पर उपकरणों के बीच कनेक्शन का एक ब्लॉक आरेख प्रदर्शित करता है।
अपने .sof के साथ पंक्ति में, .sof के लिए बॉक्स चेक करें।
प्रोग्राम/कॉन्फ़िगर कॉलम में बॉक्स को चेक करें।

प्रारंभ पर क्लिक करें.

संबंधित जानकारी

ब्लॉक-आधारित डिजाइन प्रवाह

प्रोग्रामिंग इंटेल एफपीजीए डिवाइस
सिस्टम कंसोल के साथ डिजाइन का विश्लेषण और डिबगिंग

हार्डवेयर डिजाइन पूर्व का परीक्षणample

आपके द्वारा F-Tile CPRI PHY Intel FPGA IP कोर डिज़ाइन पूर्व संकलित करने के बादample और इसे अपने Intel Agilex डिवाइस पर कॉन्फ़िगर करें, आप IP कोर और इसके PHY IP कोर रजिस्टरों को प्रोग्राम करने के लिए सिस्टम कंसोल का उपयोग कर सकते हैं।
सिस्टम कंसोल को चालू करने और हार्डवेयर डिज़ाइन का परीक्षण करने के लिएampले, इन चरणों का पालन करें:

हार्डवेयर डिजाइन पूर्व के बादampIntel Agilex डिवाइस पर कॉन्फ़िगर किया गया है, Intel Quartus Prime Pro Edition सॉफ़्टवेयर में, टूल मेनू पर, सिस्टम डिबगिंग टूल ➤ सिस्टम कंसोल पर क्लिक करें।
Tcl कंसोल फलक में, निर्देशिका को बदलने के लिए cd hwtest टाइप करेंampले_दिर>/हार्डवेयर_टेस्ट_डिजाइन/hwtest_sl.
J से कनेक्शन खोलने के लिए source main_script.tcl टाइप करेंTAG मास्टर और परीक्षण शुरू करें।

डिजाइन पूर्वampले विवरण

डिजाइन पूर्वample F-Tile CPRI PHY Intel FPGA IP कोर की बुनियादी कार्यक्षमता को प्रदर्शित करता है। आप पूर्व से डिजाइन उत्पन्न कर सकते हैंampF-Tile CPRI PHY Intel FPGA IP पैरामीटर संपादक में डिज़ाइन टैब।
डिजाइन पूर्व उत्पन्न करने के लिएampले, आपको सबसे पहले आईपी कोर भिन्नता के लिए पैरामीटर मान सेट करना होगा जिसे आप अपने अंतिम उत्पाद में उत्पन्न करना चाहते हैं। आप पूर्व डिजाइन तैयार करना चुन सकते हैंample RS-FEC विशेषता के साथ या उसके बिना। RS-FEC सुविधा 10.1376, 12.1651 और 24.33024 Gbps CPRI लाइन बिट दरों के साथ उपलब्ध है।
तालिका 4. F-टाइल CPRI PHY Intel FPGA IP कोर फ़ीचर मैट्रिक्स

सीपीआरआई लाइन बिट दर (जीबीपीएस)	रुपये-FEC समर्थन	संदर्भ घड़ी (मेगाहर्ट्ज)	नियतात्मक विलंबता समर्थन
1.2288	नहीं	153.6	हाँ
2.4576	नहीं	153.6	हाँ
3.072	नहीं	153.6	हाँ
4.9152	नहीं	153.6	हाँ
6.144	नहीं	153.6	हाँ
9.8304	नहीं	153.6	हाँ
10.1376	साथ और बिना साथ	184.32	हाँ
12.1651	साथ और बिना साथ	184.32	हाँ
24.33024	साथ और बिना साथ	184.32	हाँ

विशेषताएँ

डिजाइन पूर्व उत्पन्न करेंample RS-FEC सुविधा के साथ
राउंड ट्रिप लेटेंसी काउंट सहित बेसिक पैकेट चेकिंग क्षमताएं

सिमुलेशन डिजाइन उदाample

F-टाइल CPRI PHY Intel FPGA IP डिज़ाइन पूर्वample एक सिमुलेशन टेस्टबेंच और सिमुलेशन उत्पन्न करता है fileजब आप सिमुलेशन विकल्प का चयन करते हैं तो F-Tile CPRI PHY Intel FPGA IP कोर को तुरंत चालू कर देता है।

चित्र 6. 10.1316, 12.1651, और 24.33024 जीबीपीएस (आरएस-एफईसी के साथ और बिना) लाइन दरों के लिए ब्लॉक आरेख

चित्र 7. 1.228, 2.4576, 3.072, 4.9152, 6.144, और 9.8304 जीबीपीएस लाइन दर के लिए ब्लॉक आरेख

इस डिजाइन में पूर्वampली, सिमुलेशन टेस्टबेंच स्टार्टअप जैसी बुनियादी कार्यक्षमता प्रदान करता है और पैकेट को लॉक करने, संचारित करने और प्राप्त करने की प्रतीक्षा करता है।
सफल परीक्षण चलाने से निम्न व्यवहार की पुष्टि करने वाला आउटपुट प्रदर्शित होता है:

क्लाइंट लॉजिक IP कोर को रीसेट करता है।

क्लाइंट तर्क RX डेटापथ संरेखण के लिए प्रतीक्षा करता है।
क्लाइंट लॉजिक TX MII इंटरफ़ेस पर हाइपरफ़्रेम प्रसारित करता है और RX MII इंटरफ़ेस पर पाँच हाइपरफ़्रेम प्राप्त करने की प्रतीक्षा करता है। सीपीआरआई v7.0 विनिर्देशों के अनुसार हाइपरफ्रेम एमआईआई इंटरफेस पर प्रेषित और प्राप्त किए जाते हैं।
टिप्पणी: CPRI डिज़ाइन जो 1.2, 2.4, 3, 4.9, 6.1, और 9.8 Gbps लाइन दर को लक्षित करता है, 8b/10b इंटरफ़ेस का उपयोग करता है और डिज़ाइन जो 10.1, 12.1 और 24.3 Gbps (RS-FEC के साथ और बिना) को लक्षित करता है, MII इंटरफ़ेस का उपयोग करता है। यह डिज़ाइन पूर्वample में TX से RX तक राउंड ट्रिप विलंबता की गणना करने के लिए एक राउंड ट्रिप काउंटर शामिल है।
क्लाइंट लॉजिक राउंड ट्रिप लेटेंसी वैल्यू को पढ़ता है और काउंटर राउंड ट्रिप लेटेंसी काउंट को पूरा करने के बाद RX MII साइड पर हाइपरफ्रेम डेटा की सामग्री और शुद्धता की जांच करता है।

संबंधित जानकारी

सीपीआरआई निर्दिष्टीकरण

हार्डवेयर डिजाइन पूर्वample

चित्र 8. हार्डवेयर डिज़ाइन पूर्वampले ब्लॉक आरेख

टिप्पणी

सीपीआरआई 2.4/4.9/9.8 जीबीपीएस सीपीआरआई लाइन दरों के साथ 8बी/10बी इंटरफेस का उपयोग करता है और अन्य सभी सीपीआरआई लाइन दर डिजाइन एमआईआई इंटरफेस का उपयोग करते हैं।
2.4/4.9/9.8 जीबीपीएस सीपीआरआई लाइन दरों के साथ सीपीआरआई डिजाइन के लिए 153.6 मेगाहर्ट्ज ट्रांसीवर संदर्भ घड़ी की आवश्यकता होती है और अन्य सभी सीपीआरआई लाइन दरों के लिए 184.32 मेगाहर्ट्ज की आवश्यकता होती है।

F-टाइल CPRI PHY Intel FPGA IP कोर हार्डवेयर डिज़ाइन पूर्वampले में निम्नलिखित घटक शामिल हैं:

F-टाइल CPRI PHY Intel FPGA IP कोर।
पैकेट क्लाइंट लॉजिक ब्लॉक जो ट्रैफ़िक उत्पन्न और प्राप्त करता है।
राउंड ट्रिप काउंटर।

IOPLL एस उत्पन्न करने के लिएampआईपी के अंदर नियतात्मक विलंबता तर्क के लिए लिंग घड़ी, और टेस्टबेंच पर राउंड ट्रिप काउंटर घटक।
IP के लिए सिस्टम क्लॉक जनरेट करने के लिए सिस्टम PLL।
एवलॉन®-एमएम एड्रेस डिकोडर सीपीआरआई, ट्रांसीवर और ईथरनेट मॉड्यूल के लिए रीकॉन्फिगरेशन एक्सेस के दौरान रीकॉन्फिगरेशन एड्रेस स्पेस को डिकोड करने के लिए।

घड़ियों और कुछ स्थिति बिट्स को रीसेट करने और निगरानी करने के लिए स्रोत और जांच।
JTAG नियंत्रक जो सिस्टम कंसोल के साथ संचार करता है। आप क्लाइंट लॉजिक के साथ सिस्टम कंसोल के माध्यम से संवाद करते हैं।

इंटरफ़ेस सिग्नल

तालिका 5. डिजाइन पूर्वampले इंटरफ़ेस सिग्नल

संकेत	दिशा	विवरण
Ref_clk100MHz	इनपुट	सभी रीकॉन्फिगरेशन इंटरफेस पर सीएसआर एक्सेस के लिए इनपुट क्लॉक। 100 मेगाहर्ट्ज पर ड्राइव करें।
i_clk_ref[0]	इनपुट	सिस्टम पीएलएल के लिए संदर्भ घड़ी। 156.25 मेगाहर्ट्ज पर ड्राइव करें।
i_clk_ref[1]	इनपुट	ट्रांसीवर संदर्भ घड़ी। पर गाड़ी चलायें • सीपीआरआई लाइन दर 153.6, 1.2, 2.4, 3, 4.9, और 6.1 जीबीपीएस के लिए 9.8 मेगाहर्ट्ज। • आरएस-एफईसी के साथ और उसके बिना सीपीआरआई लाइन दरों के लिए 184.32 मेगाहर्ट्ज 10.1,12.1, और 24.3 जीबीपीएस।
i_rx_serial [एन]	इनपुट	ट्रांसीवर PHY इनपुट सीरियल डेटा।
ओ_टीएक्स_सीरियल [एन]	उत्पादन	ट्रांसीवर PHY आउटपुट सीरियल डेटा।

डिजाइन पूर्वampले रजिस्टर

तालिका 6. डिजाइन पूर्वampले रजिस्टर

चैनल संख्या	आधार पता (बाइट पता)	रजिस्टर प्रकार
0	0x00000000	CPRI PHY रीकॉन्फ़िगरेशन चैनल 0 के लिए रजिस्टर करता है
	0x00100000	चैनल 0 के लिए इथरनेट रीकॉन्फ़िगरेशन रजिस्टर
	0x00200000	चैनल 0 के लिए ट्रांसीवर रीकॉन्फ़िगरेशन रजिस्टर
1(2)	0x01000000	CPRI PHY रीकॉन्फ़िगरेशन चैनल 1 के लिए रजिस्टर करता है
	0x01100000	चैनल 1 के लिए इथरनेट रीकॉन्फ़िगरेशन रजिस्टर
	0x01200000	चैनल 1 के लिए ट्रांसीवर रीकॉन्फ़िगरेशन रजिस्टर
2(2)	0x02000000	CPRI PHY रीकॉन्फ़िगरेशन चैनल 2 के लिए रजिस्टर करता है
	0x02100000	चैनल 2 के लिए इथरनेट रीकॉन्फ़िगरेशन रजिस्टर
	0x02200000	चैनल 2 के लिए ट्रांसीवर रीकॉन्फ़िगरेशन रजिस्टर
*जारी…*

चैनल संख्या	आधार पता (बाइट पता)	रजिस्टर प्रकार
3(2)	0x03000000	CPRI PHY रीकॉन्फ़िगरेशन चैनल 3 के लिए रजिस्टर करता है
	0x03100000	चैनल 3 के लिए इथरनेट रीकॉन्फ़िगरेशन रजिस्टर
	0x03200000	चैनल 3 के लिए ट्रांसीवर रीकॉन्फ़िगरेशन रजिस्टर

यदि चैनल का उपयोग नहीं किया जाता है तो ये रजिस्टर आरक्षित होते हैं।

F-टाइल CPRI PHY Intel FPGA IP Design Exampले उपयोगकर्ता गाइड अभिलेखागार

यदि कोई IP कोर संस्करण सूचीबद्ध नहीं है, तो पिछले IP कोर संस्करण के लिए उपयोगकर्ता मार्गदर्शिका लागू होती है।

इंटेल क्वार्टस प्राइम संस्करण	आईपी कोर संस्करण	उपयोगकर्ता गाइड
21.2	2.0.0	F-टाइल CPRI PHY Intel FPGA IP Design Exampले उपयोगकर्ता गाइड

F-Tile CPRI PHY Intel FPGA IP Design Ex के लिए दस्तावेज़ संशोधन इतिहासampले उपयोगकर्ता गाइड

दस्तावेज़ संस्करण	इंटेल क्वार्टस प्राइम संस्करण	आईपी संस्करण	परिवर्तन
2021.10.04	21.3	3.0.0	अनुभाग में नए सिमुलेटर के लिए जोड़ा गया समर्थन: हार्डवेयर और सॉफ्टवेयर आवश्यकताएँ. अनुभाग में अपडेट किए गए चरण: डिजाइन पूर्व अनुकरणampले टेस्टबेंच. निम्न अनुभागों को नई लाइन दर जानकारी के साथ अपडेट किया गया: डिजाइन पूर्वampले विवरण सिमुलेशन डिजाइन उदाample इंटरफ़ेस सिग्नल अनुभाग में पता अपडेट किया गया: डिजाइन पूर्वampले रजिस्टर.
2021.06.21	21.2	2.0.0	प्रारंभिक रिहाई।

इंटेल कॉर्पोरेशन। सर्वाधिकार सुरक्षित। Intel, Intel लोगो और अन्य Intel चिह्न Intel Corporation या इसकी सहायक कंपनियों के ट्रेडमार्क हैं। Intel अपने FPGA और सेमीकंडक्टर उत्पादों के प्रदर्शन को Intel की मानक वारंटी के अनुसार वर्तमान विनिर्देशों के अनुसार वारंट करता है, लेकिन बिना सूचना के किसी भी समय किसी भी उत्पाद और सेवाओं में परिवर्तन करने का अधिकार सुरक्षित रखता है। इंटेल द्वारा लिखित रूप में स्पष्ट रूप से सहमति के अलावा, यहां वर्णित किसी भी जानकारी, उत्पाद या सेवा के आवेदन या उपयोग से उत्पन्न होने वाली कोई जिम्मेदारी या उत्तरदायित्व नहीं लेता है। इंटेल ग्राहकों को सलाह दी जाती है कि वे किसी भी प्रकाशित जानकारी पर भरोसा करने से पहले और उत्पादों या सेवाओं के लिए ऑर्डर देने से पहले डिवाइस विनिर्देशों का नवीनतम संस्करण प्राप्त करें।
*अन्य नामों और ब्रांडों पर दूसरों की संपत्ति होने का दावा किया जा सकता है।

दस्तावेज़ / संसाधन

Intel F-Tile CPRI PHY FPGA IP Design Example [पीडीएफ] उपयोगकर्ता गाइड
एफ-टाइल सीपीआरआई पीएचवाई एफपीजीए आईपी डिजाइन एक्सampले, पीएचवाई एफपीजीए आईपी डिज़ाइन एक्सampले, एफ-टाइल सीपीआरआई आईपी डिजाइन पूर्वampले, आईपी डिजाइन पूर्वampले, आईपी डिजाइन

संदर्भ

उपयोगकर्ता पुस्तिका

Intel F-Tile CPRI PHY FPGA IP Design Example

तुरत प्रारम्भ निर्देशिका

हार्डवेयर और सॉफ्टवेयर आवश्यकताएँ

डिजाइन तैयार करना

निर्देशिका संरचना

डिजाइन पूर्व अनुकरणampले टेस्टबेंच

संकलन-केवल परियोजना का संकलन

डिजाइन पूर्व को संकलित और कॉन्फ़िगर करनाampहार्डवेयर में ले

हार्डवेयर डिजाइन पूर्व का परीक्षणample

डिजाइन पूर्वampले विवरण

विशेषताएँ

सिमुलेशन डिजाइन उदाample

हार्डवेयर डिजाइन पूर्वample

इंटरफ़ेस सिग्नल

डिजाइन पूर्वampले रजिस्टर

F-टाइल CPRI PHY Intel FPGA IP Design Exampले उपयोगकर्ता गाइड अभिलेखागार

F-Tile CPRI PHY Intel FPGA IP Design Ex के लिए दस्तावेज़ संशोधन इतिहासampले उपयोगकर्ता गाइड

दस्तावेज़ / संसाधन

संदर्भ

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