intel F-Tie CPRI PHY FPGA IP Design Example

מדריך להתחלה מהירה

ליבת ה-F-Tile CPRI PHY Intel® FPGA IP מספקת שולחן בדיקה סימולציה ועיצוב חומרה לשעברample שתומך בהידור ובדיקות חומרה. כאשר אתה יוצר את העיצוב למשלample, עורך הפרמטרים יוצר אוטומטית את fileיש צורך לדמות, להדר ולבדוק את העיצוב בחומרה.
אינטל מספקת גם אקס להידור בלבדampהפרויקט שבו אתה יכול להשתמש כדי להעריך במהירות את אזור ליבת ה-IP ותזמון.
ליבת ה-F-Tile CPRI PHY Intel FPGA IP מספקת את היכולת ליצור עיצוב למשלamples עבור כל השילובים הנתמכים של מספר ערוצי CPRI וקצבי סיביות של קו CPRI. שולחן הבדיקה והעיצוב לשעברample תומך בשילובי פרמטרים רבים של ליבת ה-F-Tile CPRI PHY Intel FPGA IP.

איור 1. שלבי פיתוח עבור ה-Design Example

מידע קשור

• מדריך למשתמש של F-Tile CPRI PHY Intel FPGA IP
  • למידע מפורט על F-tile CPRI PHY IP.
• הערות פרסום של F-Tile CPRI PHY Intel FPGA IP
  • הערות שחרור IP מפרטות שינויים ב-IP במהדורה מסוימת.

דרישות חומרה ותוכנה

כדי לבדוק את האקסampלעיצוב, השתמש בחומרה ובתוכנה הבאים:

• תוכנת Intel Quartus® Prime Pro Edition
• קונסולת מערכת
• סימולטורים נתמכים:
  • Synopsys* VCS*
  • Synopsys VCS MX
  • סימנס* EDA ModelSim* SE או Questa*— מהדורת Questa-Intel FPGA

יצירת העיצוב

איור 2. נוהל

איור 3. דוגמאampלשונית עיצוב בעורך פרמטרי IP

כדי ליצור פרויקט של Intel Quartus Prime Pro Edition:

1. ב-Intel Quartus Prime Pro Edition, לחץ File ➤ אשף פרויקט חדש ליצירת פרויקט חדש של Quartus Prime, או File ➤ פתח פרויקט לפתיחת פרויקט קיים של Intel Quartus Prime. האשף יבקש ממך לציין מכשיר.
2. ציין את משפחת המכשירים Agilex (I-series) ובחר מכשיר העונה על כל הדרישות הללו:
   • אריח משדר הוא F-tile
   • דרגת מהירות מקלט המשדר היא -1 או -2
   • דרגת מהירות הליבה היא -1 או -2 או -3
3. לחץ על סיום.

בצע את השלבים הבאים כדי ליצור את עיצוב החומרה של F-Tile CPRI PHY Intel FPGA IP, למשלample and testbench:

1. בקטלוג ה-IP, אתר ובחר F-Tile CPRI PHY Intel FPGA IP. החלון חדש IP Variation מופיע.
2. ציין שם ברמה העליונה עבור גרסת ה-IP המותאמת אישית שלך. עורך הפרמטרים שומר את הגדרות גרסת ה-IP ב-a file בשם .ip.
3. לחץ על אישור. עורך הפרמטרים מופיע.
4. בכרטיסייה IP, ציין את הפרמטרים עבור גרסת ליבת ה-IP שלך.
5. על האקסampהכרטיסייה עיצוב, תחת דוגמהample Design Files, בחר באפשרות סימולציה כדי ליצור את ספסל הבדיקה ואת פרויקט ההידור בלבד. בחר באפשרות Synthesis כדי ליצור את עיצוב החומרה למשלample. עליך לבחור לפחות אחת מאפשרויות הסימולציה והסינתזה כדי ליצור את העיצוב למשלample.
6. על האקסampבכרטיסייה עיצוב, תחת Generated HDL Format, בחר Verilog HDL או VHDL. אם תבחר ב-VHDL, עליך לדמות את שולחן הבדיקה עם סימולטור של שפות מעורבות. המכשיר הנבדק ב-ex_ ספרייה היא דגם VHDL, אבל שולחן הבדיקה הראשי file הוא מערכת Verilog file.
7. לחץ על צור דוגמהampלחצן העיצוב. האקסית הנבחרתampחלון ה-Design Directory מופיע.
8. אם אתה רוצה לשנות את העיצוב למשלampנתיב הספרייה או השם מברירות המחדל המוצגות (cpriphy_ftile_0_example_design), דפדף לנתיב החדש והקלד את העיצוב החדש למשלampשם הספרייה (ample_dir>).

מבנה ספריות

עיצוב ליבת ה-F-Tie CPRI PHY Intel FPGA IP example file ספריות מכילות את הדברים הבאים שנוצרו files עבור העיצוב לשעברample.

איור 4. מבנה המדריך של האקס שנוצרample Design

טבלה 1. ספסל בדיקה File תיאורים

File שמות	תֵאוּר
ספסל מבחן וסימולציה מפתח Files
<design_example_dir>/ example_testbench/basic_avl_tb_top.sv	ספסל בדיקה ברמה עליונה file. ספסל הבדיקה מיישם את מעטפת ה-DUT ומריץ משימות HDL של Verilog ליצירת וקבלת מנות.
<design_example_dir>/ example_testbench/ cpriphy_ftile_wrapper.sv	עטיפת DUT שמציגה DUT ורכיבי ספסל בדיקה אחרים.
Testbench Scripts(1)
<design_example_dir>/ example_testbench/run_vsim.do	התסריט של סימנס EDA ModelSim SE או Questa או Questa-Intel FPGA Edition להפעלת ספסל הבדיקה.
<design_example_dir>/ example_testbench/run_vcs.sh	הסקריפט של Synopsys VCS להפעלת ספסל הבדיקה.
<design_example_dir>/ example_testbench/run_vcsmx.sh	סקריפט Synopsys VCS MX (משולב Verilog HDL ו-SystemVerilog עם VHDL) להפעלת ספסל הבדיקה.

התעלם מכל סקריפט סימולטור אחר ב-ample_dir>/example_testbench/ תיקייה.

טבלה 2. עיצוב חומרה לדוגמהample File תיאורים

File שמות	תיאורים
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf	פרויקט Intel Quartus Prime file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf	הגדרת פרויקט Intel Quartus Prime file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc	אילוצי עיצוב של סינופסיס fileס. אתה יכול להעתיק ולשנות אותם files עבור עיצוב Intel Agilex™ משלך.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v	עיצוב Verilog HDL ברמה העליונה למשלample file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv	עטיפת DUT שמציגה DUT ורכיבי ספסל בדיקה אחרים.
<design_example_dir>/hardware_test_design/ hwtest_sl/main_script.tcl	רָאשִׁי file לגישה למסוף המערכת.

הדמיית ה-Design Example Testbench

איור 5. נוהל

בצע את השלבים הבאים כדי לדמות את ספסל הבדיקה:

1. בשורת הפקודה, שנה לספריית סימולציית testbenchample_dir>/example_testbench. CD /לְשֶׁעָבַרample_testbench
2. הפעל את quartus_tlg על הפרויקט שנוצר file: quartus_tlg cpriphy_ftile_hw
3. הפעל ip-setup-simulation: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
4. הפעל את סקריפט הסימולציה עבור הסימולטור הנתמך לבחירתך. הסקריפט מרכיב ומריץ את שולחן הבדיקה בסימולטור. עיין בטבלה שלבים לסימולציה של ספסל הבדיקה.
5. נתח את התוצאות. ספסל הניסוי המוצלח קיבל חמישה היפרפריים, ומציג את "PASSED".

טבלה 3. שלבים להדמיית ה-Testbench בסימולטור Synopsys VCS*

מַדמֶה	הוראות
VCS	בשורת הפקודה, הקלד:
	ש run_vcs.sh
נִמשָׁך…

מַדמֶה	הוראות
VCS MX	בשורת הפקודה, הקלד:
	sh run_vcsmx.sh
ModelSim SE או Questa או Questa-Intel FPGA Edition	בשורת הפקודה, הקלד:
	vsim -do run_vsim.do
	אם אתה מעדיף לדמות מבלי להעלות את ה-GUI, הקלד:
	vsim -c -do run_vsim.do

הס' הבאותampפלט le ממחיש בדיקת סימולציה מוצלחת עבור 24.33024 Gbps עם 4 ערוצי CPRI:

הידור של פרויקט הקומפילציה בלבד

כדי להרכיב את ה-compilation-בלבד exampלפרויקט, בצע את השלבים הבאים:

1. ודא עיצוב קומפילציה למשלampהדור הושלם.
2. בתוכנת Intel Quartus Prime Pro Edition, פתח את פרויקט Intel Quartus Prime Pro Editionample_dir>/compilation_test_design/cpriphy_ftile.qpf.
3. בתפריט עיבוד, לחץ על התחל הידור.
4. לאחר הידור מוצלח, דוחות לתזמון ולניצול משאבים זמינים בהפעלת Intel Quartus Prime Pro Edition שלך.

מידע קשור
זרימות עיצוב מבוססות בלוקים

קומפילציה וקביעת תצורה של ה-Design Example בחומרה

כדי להרכיב את עיצוב החומרה למשלampלהגדיר אותו במכשיר Intel Agilex שלך, בצע את השלבים הבאים:

1. ודא עיצוב חומרה למשלampהדור הושלם.
2. בתוכנת Intel Quartus Prime Pro Edition, פתח את פרויקט Intel Quartus Primeample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf.
3. ערוך את ה-.qsf file כדי להקצות פינים על סמך החומרה שלך.
4. בתפריט עיבוד, לחץ על התחל הידור.
5. לאחר הידור מוצלח, קובץ .sof file זמין בample_dir>/hardware_test_design/output_fileספריית s.

בצע את השלבים הבאים כדי לתכנת את עיצוב החומרה למשלample במכשיר Intel Agilex:

• חבר את ערכת הפיתוח של Intel Agilex I-series Transceiver Signal Integrity למחשב המארח.
  הערה: ערכת הפיתוח מתוכנתת מראש עם תדרי השעון הנכונים כברירת מחדל. אינך צריך להשתמש באפליקציית בקרת השעון כדי להגדיר את התדרים.
• בתפריט כלים, לחץ על מתכנת.
• במתכנת, לחץ על הגדרת חומרה.
• בחר התקן תכנות.
• ודא שמצב מוגדר ל-JTAG.
• בחר את התקן Intel Agilex ולחץ על הוסף התקן. המתכנת מציג תרשים בלוקים של החיבורים בין ההתקנים בלוח שלך.
• בשורה עם ה-.sof שלך, סמן את התיבה עבור ה-.sof.
• סמן את התיבה בעמודה תוכנית/הגדר.
• לחץ על התחל.

מידע קשור

• זרימות עיצוב מבוססות בלוקים
• תכנות התקני FPGA של אינטל
• ניתוח וניפוי באגים בעיצובים עם מסוף המערכת

בדיקת עיצוב החומרה דוגמהample

לאחר הידור של עיצוב ליבת ה-F-Tile CPRI PHY Intel FPGA IP למשלampותגדיר אותו במכשיר Intel Agilex שלך, תוכל להשתמש במסוף המערכת כדי לתכנת את ליבת ה-IP ואת אוגרי ליבות ה-PHY IP שלה.
כדי להפעיל את מסוף המערכת ולבדוק את עיצוב החומרה למשלample, בצע את השלבים הבאים:

1. לאחר עיצוב החומרה למשלample מוגדר במכשיר Intel Agilex, בתוכנת Intel Quartus Prime Pro Edition, בתפריט Tools, לחץ על System Debugging Tools ➤ System Console.
2. בחלונית Tcl Console, הקלד cd hwtest כדי לשנות את הספרייהample_dir>/hardware_test_design/hwtest_sl.
3. הקלד source main_script.tcl כדי לפתוח חיבור ל-JTAG מאסטר ולהתחיל את המבחן.

עיצוב דוגמהample תיאור

העיצוב לשעברample מדגים את הפונקציונליות הבסיסית של ליבת F-Tile CPRI PHY Intel FPGA IP. אתה יכול ליצור את העיצוב מהאקסampלשונית עיצוב בעורך פרמטרי ה-IP של F-Te CPRI PHY Intel FPGA.
כדי ליצור את העיצוב למשלample, תחילה עליך להגדיר את ערכי הפרמטרים עבור גרסת ליבת ה-IP שבכוונתך ליצור במוצר הסופי שלך. אתה יכול לבחור ליצור את העיצוב למשלample עם או בלי תכונת RS-FEC. תכונת RS-FEC זמינה עם קצבי סיביות של קו 10.1376, 12.1651 ו-24.33024 Gbps CPRI.
טבלה 4. F-Tie CPRI PHY Intel FPGA IP Core Feature Matrix

קצב סיביות של קו CPRI (Gbps)	תמיכה ב-RS-FEC	שעון ייחוס (MHz)	תמיכה בהשהייה דטרמיניסטית
1.2288	לֹא	153.6	כֵּן
2.4576	לֹא	153.6	כֵּן
3.072	לֹא	153.6	כֵּן
4.9152	לֹא	153.6	כֵּן
6.144	לֹא	153.6	כֵּן
9.8304	לֹא	153.6	כֵּן
10.1376	עם ובלי	184.32	כֵּן
12.1651	עם ובלי	184.32	כֵּן
24.33024	עם ובלי	184.32	כֵּן

תכונות

• צור את העיצוב למשלample עם תכונת RS-FEC
• יכולות בסיסיות של בדיקת מנות כולל ספירת זמן השהייה הלוך ושוב

עיצוב סימולציה דוגמהample

עיצוב ה-F-Tile CPRI PHY Intel FPGA IP example מייצר ספסל בדיקה וסימולציה files שמציג את ליבת ה-F-Tile CPRI PHY Intel FPGA IP כאשר אתה בוחר באפשרות סימולציה.

איור 6. תרשים בלוקים עבור קצבי קו 10.1316, 12.1651 ו-24.33024 Gbps (עם ובלי RS-FEC)

איור 7. תרשים בלוקים עבור קצב קו 1.228, 2.4576, 3.072, 4.9152, 6.144 ו-9.8304 Gbps

בעיצוב זה אקסampאבל, ספסל הבדיקה של הסימולציה מספק פונקציונליות בסיסית כמו הפעלה והמתנה לנעילה, שידור וקבלה של מנות.
ריצת הבדיקה המוצלחת מציגה פלט המאשר את ההתנהגות הבאה:

1. הלוגיקה של הלקוח מאפסת את ליבת ה-IP.
2. הלוגיקה של הלקוח ממתינה ליישור נתיב הנתונים של RX.
3. הלוגיקה של הלקוח משדרת היפר-פריימים בממשק TX MII וממתינה לחמש היפר-פריימים שיתקבלו בממשק RX MII. Hyperframes משודרים ומתקבלים על ממשק MII בהתאם למפרט CPRI v7.0.
   פֶּתֶק: עיצובי ה-CPRI המכוונים לקצב קו של 1.2, 2.4, 3, 4.9, 6.1 ו-9.8 Gbps משתמשים בממשק 8b/10b והעיצובים המכוונים ל-10.1, 12.1 ו-24.3 Gbps (עם ובלי RS-FEC) משתמשים בממשק MII. עיצוב זה לשעברample כולל מונה הלוך ושוב כדי לספור את זמן האחזור הלוך ושוב מ-TX ל-RX.
4. הלוגיקה של הלקוח קוראת את ערך ההשהיה הלוך ושוב ובודקת את התוכן והנכונות של נתוני ההיפרפריים בצד RX MII ברגע שהמונה משלים את ספירת ההשהיה הלוך ושוב.

מידע קשור

• מפרטי CPRI

דוגמה לעיצוב חומרהample

איור 8. עיצוב חומרה לדוגמהampתרשים בלוקים

 

פֶּתֶק

1. עיצובי ה-CPRI עם קצבי קו CPRI של 2.4/4.9/9.8 Gbps משתמשים בממשק 8b/10b וכל שאר עיצובי קצבי הקו של CPRI משתמשים בממשק MII.
2. עיצובי ה-CPRI עם קצבי קו CPRI של 2.4/4.9/9.8 Gbps זקוקים לשעון ייחוס של מקלט משדר של 153.6 מגה-הרץ וכל שאר קצבי קו ה-CPRI צריכים 184.32 מגה-הרץ.

עיצוב חומרת ליבת ה-F-Tile CPRI PHY Intel FPGA IP, למשלample כולל את הרכיבים הבאים:

• ליבת F-Tile CPRI PHY Intel FPGA IP.
• בלוק לוגי לקוח מנות שיוצר ומקבל תעבורה.
• דלפק הלוך ושוב.
• IOPLL ליצירת sampשעון לינג ללוגיקה חביון דטרמיניסטית בתוך ה-IP, ורכיב מונה הלוך ושוב בספסל הבדיקה.
• מערכת PLL ליצירת שעוני מערכת עבור ה-IP.
• מפענח כתובות Avalon®-MM לפענוח מרחב כתובות של תצורה מחדש עבור מודולי CPRI, משדר ו-Ethernet במהלך גישה להגדרה מחדש.
• מקורות ובדיקות לביצוע איפוסים וניטור השעונים וכמה סיביות סטטוס.
• JTAG בקר שמתקשר עם מסוף המערכת. אתה מתקשר עם הלוגיקה של הלקוח דרך מסוף המערכת.

אותות ממשק

טבלה 5. עיצוב דוגמהample ממשק אותות

אוֹת	כיוון	תֵאוּר
ref_clk100MHz	קֶלֶט	שעון קלט עבור גישת CSR בכל ממשקי התצורה מחדש. סע ב-100 מגה-הרץ.
i_clk_ref[0]	קֶלֶט	שעון ייחוס עבור מערכת PLL. סע ב-156.25 מגה-הרץ.
i_clk_ref[1]	קֶלֶט	שעון ייחוס של מקלט משדר. סע ב • 153.6 מגה-הרץ עבור קצב קו CPRI 1.2, 2.4, 3, 4.9, 6.1 ו-9.8 Gbps. • 184.32 מגה-הרץ עבור קצבי קו CPRI 10.1,12.1 ו-24.3 Gbps עם ובלי RS-FEC.
i_rx_serial[n]	קֶלֶט	מקלט משדר PHY כניסת נתונים טוריים.
o_tx_serial[n]	תְפוּקָה	נתונים טוריים של מקלט משדר PHY.

עיצוב דוגמהample Registers

טבלה 6. עיצוב דוגמהample Registers

מספר ערוץ	כתובת בסיס (כתובת בייט)	סוג הרשמה
0	0x00000000	תצורה מחדש של CPRI PHY נרשמת עבור ערוץ 0
	0x00100000	תצורה מחדש של Ethernet רושמת עבור ערוץ 0
	0x00200000	תצורה מחדש של מקלט משדר רושמת עבור ערוץ 0
1(2)	0x01000000	תצורה מחדש של CPRI PHY נרשמת עבור ערוץ 1
	0x01100000	תצורה מחדש של Ethernet רושמת עבור ערוץ 1
	0x01200000	תצורה מחדש של מקלט משדר רושמת עבור ערוץ 1
2(2)	0x02000000	תצורה מחדש של CPRI PHY נרשמת עבור ערוץ 2
	0x02100000	תצורה מחדש של Ethernet רושמת עבור ערוץ 2
	0x02200000	תצורה מחדש של מקלט משדר רושמת עבור ערוץ 2
נִמשָׁך…

מספר ערוץ	כתובת בסיס (כתובת בייט)	סוג הרשמה
3(2)	0x03000000	תצורה מחדש של CPRI PHY נרשמת עבור ערוץ 3
	0x03100000	תצורה מחדש של Ethernet רושמת עבור ערוץ 3
	0x03200000	תצורה מחדש של מקלט משדר רושמת עבור ערוץ 3

אוגרים אלה שמורים אם הערוץ אינו בשימוש.

F-Tile CPRI PHY Intel FPGA IP Design Example User Guide Archives

אם גרסת ליבת IP אינה רשומה, המדריך למשתמש עבור גרסת ליבת IP הקודמת חל.

גרסת Intel Quartus Prime	גרסת ליבת IP	מדריך למשתמש
21.2	2.0.0	F-Tile CPRI PHY Intel FPGA IP Design Exampהמדריך למשתמש

היסטוריית תיקוני מסמכים עבור F-Tile CPRI PHY Intel FPGA IP Design Exampהמדריך למשתמש

גרסת מסמך	גרסת Intel Quartus Prime	גרסת IP	שינויים
2021.10.04	21.3	3.0.0	נוספה תמיכה עבור סימולטורים חדשים בסעיף: דרישות חומרה ותוכנה. שלבים מעודכנים בסעיף: הדמיית ה-Design Example Testbench. עדכנו את הסעיפים הבאים עם מידע חדש על תעריף קו: עיצוב דוגמהample תיאור עיצוב סימולציה דוגמהample אותות ממשק עדכן את הכתובת בסעיף: עיצוב דוגמהample Registers.
2021.06.21	21.2	2.0.0	שחרור ראשוני.

תאגיד אינטל. כל הזכויות שמורות. Intel, הלוגו של Intel וסימני Intel אחרים הם סימנים מסחריים של Intel Corporation או של חברות הבת שלה. אינטל מתחייבת לביצועים של מוצרי ה-FPGA והמוליכים למחצה שלה למפרטים הנוכחיים בהתאם לאחריות הסטנדרטית של אינטל, אך שומרת לעצמה את הזכות לבצע שינויים בכל מוצר ושירות בכל עת ללא הודעה מוקדמת. אינטל אינה נושאת באחריות או חבות הנובעת מהיישום או השימוש בכל מידע, מוצר או שירות המתוארים כאן, למעט כפי שהוסכם במפורש בכתב על ידי אינטל. ללקוחות אינטל מומלץ להשיג את הגרסה העדכנית ביותר של מפרטי המכשיר לפני הסתמכות על מידע שפורסם ולפני ביצוע הזמנות של מוצרים או שירותים.
*שמות ומותגים אחרים עשויים להיטען כרכושם של אחרים.

מסמכים / משאבים

intel F-Tie CPRI PHY FPGA IP Design Example [pdfמדריך למשתמש F-Tile CPRI PHY FPGA עיצוב IP Example, PHY FPGA IP Design Example, F-Tile CPRI IP Design Example, IP Design Example, עיצוב IP

הפניות

• מדריך למשתמש