intel F-Tile CPRI PHY FPGA IP dizajn Prample

Sprievodca rýchlym spustením

Jadro F-Tile CPRI PHY Intel® FPGA IP poskytuje simulačný testovací stôl a hardvérový dizajn example, ktorý podporuje kompiláciu a testovanie hardvéru. Keď vytvoríte dizajn naprample, editor parametrov automaticky vytvorí fileJe potrebné simulovať, kompilovať a testovať dizajn v hardvéri.
Intel tiež poskytuje exampprojekt, ktorý môžete použiť na rýchly odhad základnej oblasti a načasovania IP.
Jadro F-Tile CPRI PHY Intel FPGA IP poskytuje schopnosť generovať dizajn napramppre všetky podporované kombinácie počtu kanálov CPRI a bitovej rýchlosti linky CPRI. Testovacia lavica a dizajn napramppodporuje množstvo kombinácií parametrov jadra F-Tile CPRI PHY Intel FPGA IP.

Obrázok 1. Kroky vývoja pre návrh Príkladample

Súvisiace informácie

• Používateľská príručka F-Tile CPRI PHY Intel FPGA IP
  • Pre podrobné informácie o F-tile CPRI PHY IP.
• Poznámky k vydaniu F-Tile CPRI PHY Intel FPGA IP
  • Poznámky k vydaniu IP uvádzajú zmeny IP v konkrétnom vydaní.

Hardvérové ​​a softvérové ​​požiadavky

Na testovanie example design, použite nasledujúci hardvér a softvér:

• Softvér Intel Quartus® Prime Pro Edition
• Systémová konzola
• Podporované simulátory:
  • Synopsys* VCS*
  • Synopsys VCS MX
  • Siemens* EDA ModelSim* SE alebo Questa*— Questa-Intel FPGA Edition

Generovanie dizajnu

Obrázok 2. Postup

Obrázok 3. Prample Karta Návrh v editore parametrov IP

Ak chcete vytvoriť projekt Intel Quartus Prime Pro Edition:

1. V Intel Quartus Prime Pro Edition kliknite na File ➤ New Project Wizard na vytvorenie nového projektu Quartus Prime, príp File ➤ Otvorte projekt a otvorte existujúci projekt Intel Quartus Prime. Sprievodca vás vyzve na zadanie zariadenia.
2. Zadajte rodinu zariadení Agilex (séria I) a vyberte zariadenie, ktoré spĺňa všetky tieto požiadavky:
   • Dlaždica vysielača je F-dlaždica
   • Stupeň rýchlosti transceivera je -1 alebo -2
   • Stupeň rýchlosti jadra je -1 alebo -2 alebo -3
3. Kliknite na tlačidlo Dokončiť.

Podľa týchto krokov vygenerujte hardvérový dizajn F-Tile CPRI PHY Intel FPGA IP example a testbench:

1. V katalógu IP nájdite a vyberte F-Tile CPRI PHY Intel FPGA IP. Zobrazí sa okno Nová variácia IP.
2. Zadajte názov najvyššej úrovne pre vašu vlastnú variáciu IP. Editor parametrov uloží nastavenia variácie IP do a file pomenovaný .ip.
3. Kliknite na tlačidlo OK. Zobrazí sa editor parametrov.
4. Na karte IP zadajte parametre pre variáciu jadra adresy IP.
5. Na Example Karta Návrh v časti Naprample Dizajn Files, vyberte možnosť Simulácia na vygenerovanie testovacej plochy a projektu iba na kompiláciu. Ak chcete vygenerovať hardvérový dizajn, vyberte možnosť Synthesisample. Ak chcete vytvoriť návrh, musíte vybrať aspoň jednu z možností Simulácia a Syntézaample.
6. Na ExampNa karte Návrh v časti Generovaný formát HDL vyberte položku Verilog HDL alebo VHDL. Ak vyberiete VHDL, musíte simulovať testovaciu plochu pomocou simulátora so zmiešaným jazykom. Testované zariadenie v ex_ adresár je VHDL model, ale hlavný testbench file je systémový Verilog file.
7. Kliknite na Generate Example tlačidlo Dizajn. Výber Example Zobrazí sa okno Design Directory.
8. Ak chcete upraviť dizajn naprampcestu k adresáru alebo názov súboru zo zobrazených predvolených hodnôt (cpriphy_ftile_0_example_design), prejdite na novú cestu a zadajte nový dizajn naprampnázov adresára (ample_dir>).

Adresárová štruktúra

Konštrukcia jadra F-Tile CPRI PHY Intel FPGA IP example file adresáre obsahujú nasledujúce vygenerované files pre dizajn naprample.

Obrázok 4. Štruktúra adresára vygenerovaného prample Dizajn

Tabuľka 1. Testbench File Popisy

File Mená	Popis
Kľúčový testovací stôl a simulácia Files
<design_example_dir>/ naprample_testbench/basic_avl_tb_top.sv	Testbench najvyššej úrovne file. Testbench vytvára inštanciu obalu DUT a spúšťa úlohy Verilog HDL na generovanie a prijímanie paketov.
<design_example_dir>/ naprample_testbench/ cpriphy_ftile_wrapper.sv	DUT wrapper, ktorý vytvára inštanciu DUT a ďalších komponentov testbench.
Testbench skripty(1)
<design_example_dir>/ naprample_testbench/run_vsim.do	Skript Siemens EDA ModelSim SE alebo Questa alebo Questa-Intel FPGA Edition na spustenie testovacej plochy.
<design_example_dir>/ naprample_testbench/run_vcs.sh	Skript Synopsys VCS na spustenie testovacej plochy.
<design_example_dir>/ naprample_testbench/run_vcsmx.sh	Skript Synopsys VCS MX (v kombinácii Verilog HDL a SystemVerilog s VHDL) na spustenie testovacej plochy.

Ignorujte akýkoľvek iný skript simulátora vample_dir>/examppriečinok le_testbench/.

Tabuľka 2. Dizajn hardvéru Prample File Popisy

File Mená	Popisy
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf	Projekt Intel Quartus Prime file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf	Nastavenie projektu Intel Quartus Prime file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc	Obmedzenia návrhu Synopsys files. Môžete ich kopírovať a upravovať files pre váš vlastný dizajn Intel Agilex™.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v	Špičkový dizajn Verilog HDL example file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv	DUT wrapper, ktorý vytvára inštanciu DUT a ďalších komponentov testbench.
<design_example_dir>/hardware_test_design/ hwtest_sl/main_script.tcl	Hlavné file pre prístup k systémovej konzole.

Simulácia dizajnu naprample Testbench

Obrázok 5. Postup

Ak chcete simulovať testovaciu plochu, postupujte podľa týchto krokov:

1. V príkazovom riadku prejdite do adresára simulácie testbenchample_dir>/example_testbench. cd /naprample_testbench
2. Spustite quartus_tlg na vygenerovanom projekte file: quartus_tlg cpriphy_ftile_hw
3. Spustite ip-setup-simulation: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
4. Spustite simulačný skript pre podporovaný simulátor podľa vášho výberu. Skript skompiluje a spustí testovaciu plochu v simulátore. Pozrite si tabuľku Kroky na simuláciu testovacieho stola.
5. Analyzujte výsledky. Úspešný testbench dostal päť hyperrámcov a zobrazí „PASSED“.

Tabuľka 3. Kroky na simuláciu Testbench v Synopsys VCS* Simulator

Simulátor	Pokyny
VCS	Do príkazového riadku napíšte:
	sh run_vcs.sh
pokračovanie…

Simulátor	Pokyny
VCS MX	Do príkazového riadku napíšte:
	sh run_vcsmx.sh
ModelSim SE alebo Questa alebo Questa-Intel FPGA Edition	Do príkazového riadku napíšte:
	vsim -do run_vsim.do
	Ak chcete simulovať bez vyvolania GUI, zadajte:
	vsim -c -do run_vsim.do

Nasledujúce sampVýstup súboru ilustruje úspešný simulačný test pre 24.33024 Gbps so 4 kanálmi CPRI:

Kompilácia projektu len na kompiláciu

Na zostavenie iba kompilácie example project, postupujte podľa týchto krokov:

1. Zabezpečte návrh kompilácie naprampgenerácia je dokončená.
2. V softvéri Intel Quartus Prime Pro Edition otvorte projekt Intel Quartus Prime Pro Editionample_dir>/compilation_test_design/cpriphy_ftile.qpf.
3. V ponuke Spracovanie kliknite na položku Spustiť kompiláciu.
4. Po úspešnej kompilácii sú v relácii Intel Quartus Prime Pro Edition k dispozícii správy o načasovaní a využití zdrojov.

Súvisiace informácie
Blokové návrhové toky

Kompilácia a konfigurácia dizajnu Príkladample v hardvéri

Na zostavenie návrhu hardvéru naprampa nakonfigurujte ho na svojom zariadení Intel Agilex, postupujte podľa týchto krokov:

1. Zabezpečte dizajn hardvéru naprampgenerácia je dokončená.
2. V softvéri Intel Quartus Prime Pro Edition otvorte projekt Intel Quartus Primeample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf.
3. Upravte súbor .qsf file na priradenie pinov na základe vášho hardvéru.
4. V ponuke Spracovanie kliknite na položku Spustiť kompiláciu.
5. Po úspešnom zostavení sa súbor .sof file je k dispozícii vample_dir>/hardware_test_design/output_files adresárom.

Pri programovaní hardvérového dizajnu postupujte podľa týchto krokovample na zariadení Intel Agilex:

• Pripojte súpravu Intel Agilex I-series Transceiver Signal Integrity Development Kit k hostiteľskému počítaču.
  Poznámka: Vývojová súprava je štandardne predprogramovaná so správnymi hodinovými frekvenciami. Na nastavenie frekvencií nemusíte používať aplikáciu Clock Control.
• V ponuke Nástroje kliknite na položku Programátor.
• V Programátore kliknite na Nastavenie hardvéru.
• Vyberte programovacie zariadenie.
• Uistite sa, že režim je nastavený na JTAG.
• Vyberte zariadenie Intel Agilex a kliknite na Pridať zariadenie. Programátor zobrazí blokovú schému spojení medzi zariadeniami na vašej doske.
• V riadku s vaším .sof začiarknite políčko pre .sof.
• Začiarknite políčko v stĺpci Program/Konfigurovať.
• Kliknite na tlačidlo Štart.

Súvisiace informácie

• Blokové návrhové toky
• Programovanie zariadení Intel FPGA
• Analýza a ladenie návrhov pomocou systémovej konzoly

Testovanie dizajnu hardvéru Prample

Po skompilovaní F-Tile CPRI PHY Intel FPGA IP core design exampAk ho nakonfigurujete na svojom zariadení Intel Agilex, môžete pomocou systémovej konzoly naprogramovať jadro IP a jeho jadrové registre PHY IP.
Ak chcete zapnúť systémovú konzolu a otestovať dizajn hardvéru, naprample, postupujte podľa týchto krokov:

1. Po dizajne hardvéru naprampSúbor je nakonfigurovaný na zariadení Intel Agilex, v softvéri Intel Quartus Prime Pro Edition v ponuke Nástroje kliknite na položku Nástroje na ladenie systému ➤ Systémová konzola.
2. Na table konzoly Tcl zadajte cd hwtest, do ktorého chcete zmeniť adresárample_dir>/hardware_test_design/hwtest_sl.
3. Napíšte source main_script.tcl na otvorenie pripojenia k JTAG zvládnuť a spustiť test.

Dizajn naprample popis

Dizajn naprample demonštruje základnú funkčnosť F-Tile CPRI PHY Intel FPGA IP jadra. Môžete vygenerovať dizajn z Example Karta Návrh v editore parametrov IP F-Tile CPRI PHY Intel FPGA.
Na vytvorenie dizajnu naprample, musíte najprv nastaviť hodnoty parametrov pre variáciu jadra IP, ktorú chcete generovať vo svojom koncovom produkte. Môžete sa rozhodnúť vytvoriť dizajn napramps funkciou RS-FEC alebo bez nej. Funkcia RS-FEC je k dispozícii s bitovými rýchlosťami linky CPRI 10.1376, 12.1651 a 24.33024 Gbps.
Tabuľka 4. F-Tile CPRI PHY Intel FPGA IP Core Feature Matrix

Bitová rýchlosť linky CPRI (Gbps)	Podpora RS-FEC	Referenčné hodiny (MHz)	Podpora deterministickej latencie
1.2288	Nie	153.6	áno
2.4576	Nie	153.6	áno
3.072	Nie	153.6	áno
4.9152	Nie	153.6	áno
6.144	Nie	153.6	áno
9.8304	Nie	153.6	áno
10.1376	S a bez	184.32	áno
12.1651	S a bez	184.32	áno
24.33024	S a bez	184.32	áno

Vlastnosti

• Vytvorte dizajn napramps funkciou RS-FEC
• Základné možnosti kontroly paketov vrátane počtu latentných obojok

Simulačný dizajn naprample

F-Tile CPRI PHY Intel FPGA IP dizajn example vygeneruje simulačný testovací stôl a simuláciu files, ktorý vytvorí inštanciu F-Tile CPRI PHY Intel FPGA IP jadra, keď vyberiete možnosť Simulation.

Obrázok 6. Bloková schéma pre linky 10.1316, 12.1651 a 24.33024 Gbps (s a bez RS-FEC)

Obrázok 7. Bloková schéma pre linkovú rýchlosť 1.228, 2.4576, 3.072, 4.9152, 6.144 a 9.8304 Gbps

V tomto dizajne naprample, simulačná testovacia plocha poskytuje základné funkcie, ako je spustenie a čakanie na uzamknutie, prenos a príjem paketov.
Po úspešnom testovaní sa zobrazí výstup potvrdzujúci nasledujúce správanie:

1. Logika klienta resetuje jadro IP.
2. Klientska logika čaká na zarovnanie dátovej cesty RX.
3. Klientska logika prenáša hyperrámce na rozhraní TX MII a čaká na prijatie piatich hyperrámcov na rozhraní RX MII. Hyperrámce sa vysielajú a prijímajú na rozhraní MII podľa špecifikácií CPRI v7.0.
   Poznámka: Návrhy CPRI, ktoré sa zameriavajú na rýchlosť linky 1.2, 2.4, 3, 4.9, 6.1 a 9.8 Gbps, používajú rozhranie 8b/10b a návrhy, ktoré sa zameriavajú na 10.1, 12.1 a 24.3 Gbps (s alebo bez RS-FEC), používajú rozhranie MII. Tento dizajn naprample obsahuje počítadlo spiatočnej cesty na počítanie latencie spiatočnej cesty z TX do RX.
4. Klientska logika načíta hodnotu spiatočnej latencie a skontroluje obsah a správnosť údajov hyperrámcov na strane RX MII, keď počítadlo dokončí počítanie spiatočnej latencie.

Súvisiace informácie

• Špecifikácie CPRI

Dizajn hardvéru Prample

Obrázok 8. Dizajn hardvéru Prample Blokový diagram

 

Poznámka

1. Návrhy CPRI s rýchlosťami liniek CPRI 2.4/4.9/9.8 Gb/s používajú rozhranie 8b/10b a všetky ostatné návrhy rýchlosti liniek CPRI používajú rozhranie MII.
2. Návrhy CPRI s linkovými rýchlosťami CPRI 2.4/4.9/9.8 Gb/s potrebujú referenčné hodiny vysielača/prijímača 153.6 MHz a všetky ostatné linkové rýchlosti CPRI potrebujú 184.32 MHz.

Hardvérový dizajn jadra F-Tile CPRI PHY Intel FPGA IP example obsahuje nasledujúce komponenty:

• F-Tile CPRI PHY Intel FPGA IP jadro.
• Logický blok paketového klienta, ktorý generuje a prijíma prenos.
• Počítadlo okružných jázd.
• IOPLL na generovanie sampling clock pre deterministickú logiku latencie vo vnútri IP a komponent počítadla okružných jázd na testbench.
• System PLL na generovanie systémových hodín pre IP.
• Dekodér adries Avalon®-MM na dekódovanie priestoru adries pre rekonfiguráciu pre moduly CPRI, Transceiver a Ethernet počas rekonfiguračných prístupov.
• Zdroje a sondy na potvrdenie resetov a sledovanie hodín a niekoľkých stavových bitov.
• JTAG ovládač, ktorý komunikuje so systémovou konzolou. S klientskou logikou komunikujete cez System Console.

Signály rozhrania

Tabuľka 5. Dizajn Prample Signály rozhrania

Signál	Smer	Popis
ref_clk100MHz	Vstup	Vstupné hodiny pre prístup CSR na všetkých rekonfiguračných rozhraniach. Frekvencia 100 MHz.
i_clk_ref[0]	Vstup	Referenčné hodiny pre systém PLL. Jazdite na frekvencii 156.25 MHz.
i_clk_ref[1]	Vstup	Referenčné hodiny transceiveru. Jazdite o • 153.6 MHz pre rýchlosť linky CPRI 1.2, 2.4, 3, 4.9, 6.1 a 9.8 Gbps. • 184.32 MHz pre rýchlosť linky CPRI 10.1,12.1, 24.3 a XNUMX Gbps s a bez RS-FEC.
i_rx_serial[n]	Vstup	Transceiver PHY vstupné sériové dáta.
o_tx_serial[n]	Výstup	Transceiver PHY vysiela sériové dáta.

Dizajn naprample Registre

Tabuľka 6. Dizajn Prample Registre

Číslo kanála	Základná adresa (bajtová adresa)	Typ registrácie
0	0x00000000	Registre rekonfigurácie CPRI PHY pre kanál 0
	0x00100000	Ethernetové rekonfiguračné registre pre kanál 0
	0x00200000	Registre rekonfigurácie transceivera pre kanál 0
1(2)	0x01000000	Registre rekonfigurácie CPRI PHY pre kanál 1
	0x01100000	Ethernetové rekonfiguračné registre pre kanál 1
	0x01200000	Registre rekonfigurácie transceivera pre kanál 1
2(2)	0x02000000	Registre rekonfigurácie CPRI PHY pre kanál 2
	0x02100000	Ethernetové rekonfiguračné registre pre kanál 2
	0x02200000	Registre rekonfigurácie transceivera pre kanál 2
pokračovanie…

Číslo kanála	Základná adresa (bajtová adresa)	Typ registrácie
3(2)	0x03000000	Registre rekonfigurácie CPRI PHY pre kanál 3
	0x03100000	Ethernetové rekonfiguračné registre pre kanál 3
	0x03200000	Registre rekonfigurácie transceivera pre kanál 3

Tieto registre sú rezervované, ak sa kanál nepoužíva.

F-Tile CPRI PHY Intel FPGA IP Design Example Archív používateľských príručiek

Ak nie je uvedená verzia jadra IP, platí používateľská príručka pre predchádzajúcu verziu jadra IP.

Verzia Intel Quartus Prime	Základná verzia IP	Používateľská príručka
21.2	2.0.0	F-Tile CPRI PHY Intel FPGA IP Design Example Používateľská príručka

História revízií dokumentu pre F-Tile CPRI PHY Intel FPGA IP Design Example Používateľská príručka

Verzia dokumentu	Verzia Intel Quartus Prime	Verzia IP	Zmeny
2021.10.04	21.3	3.0.0	Pridaná podpora pre nové simulátory v sekcii: Hardvérové ​​a softvérové ​​požiadavky. Aktualizované kroky v sekcii: Simulácia dizajnu naprample Testbench. V nasledujúcich sekciách boli aktualizované informácie o nových linkových rýchlostiach: Dizajn naprample popis Simulačný dizajn naprample Signály rozhrania Aktualizovaná adresa v sekcii: Dizajn naprample Registre.
2021.06.21	21.2	2.0.0	Prvotné uvoľnenie.

Intel Corporation. Všetky práva vyhradené. Intel, logo Intel a ďalšie značky Intel sú ochranné známky spoločnosti Intel Corporation alebo jej dcérskych spoločností. Spoločnosť Intel zaručuje výkon svojich FPGA a polovodičových produktov podľa aktuálnych špecifikácií v súlade so štandardnou zárukou spoločnosti Intel, ale vyhradzuje si právo kedykoľvek bez upozornenia zmeniť akékoľvek produkty a služby. Spoločnosť Intel nepreberá žiadnu zodpovednosť ani zodpovednosť vyplývajúcu z aplikácie alebo používania akýchkoľvek informácií, produktov alebo služieb opísaných v tomto dokumente, pokiaľ to nie je výslovne písomne ​​dohodnuté spoločnosťou Intel. Zákazníkom spoločnosti Intel sa odporúča získať najnovšiu verziu špecifikácií zariadenia skôr, ako sa budú spoliehať na akékoľvek zverejnené informácie a pred zadaním objednávky produktov alebo služieb.
*Iné názvy a značky môžu byť majetkom iných.

Dokumenty / zdroje

intel F-Tile CPRI PHY FPGA IP dizajn Prample [pdf] Používateľská príručka F-Tile CPRI PHY FPGA IP dizajn Prample, PHY FPGA IP Design Prample, F-Tile CPRI IP Design Prample, IP Design Prample, IP dizajn

Referencie

• Používateľská príručka