intel F-Tile CPRI PHY FPGA IP dizainas Example

Greitos pradžios vadovas

F-Tile CPRI PHY Intel® FPGA IP branduolys suteikia modeliavimo bandymų stendą ir techninės įrangos dizainą, pvz.ample, kuri palaiko kompiliavimą ir aparatinės įrangos testavimą. Kai sukuriate dizainą, pvzample, parametrų rengyklė automatiškai sukuria filebūtina modeliuoti, kompiliuoti ir išbandyti aparatinės įrangos dizainą.
„Intel“ taip pat teikia tik rinkiniui skirtą example projektas, kurį galite naudoti norėdami greitai įvertinti IP pagrindinį plotą ir laiką.
F-Tile CPRI PHY Intel FPGA IP branduolys suteikia galimybę generuoti dizainą, pvzamples visiems palaikomiems CPRI kanalų skaičiaus ir CPRI linijos bitų spartos deriniams. Bandymo stendas ir dizainas example palaiko daugybę F-Tile CPRI PHY Intel FPGA IP branduolio parametrų derinių.

1 pav. Dizaino kūrimo žingsniai Example

Susijusi informacija

• F-Tile CPRI PHY Intel FPGA IP vartotojo vadovas
  • Išsamios informacijos apie F-tile CPRI PHY IP.
• F-Tile CPRI PHY Intel FPGA IP laidos pastabos
  • IP laidos pastabose pateikiamas tam tikro leidimo IP pakeitimų sąrašas.

Aparatinės ir programinės įrangos reikalavimai

Norėdami išbandyti buvampdizaino, naudokite šią techninę ir programinę įrangą:

• „Intel Quartus® Prime Pro Edition“ programinė įranga
• Sistemos konsolė
• Palaikomi simuliatoriai:
  • Santrauka* VCS*
  • Santrauka VCS MX
  • Siemens* EDA ModelSim* SE arba Questa* – Questa-Intel FPGA Edition

Dizaino generavimas

2 pav. Procedūra

3 pav. Pvzample Design Tab IP parametrų rengyklėje

Norėdami sukurti „Intel Quartus Prime Pro Edition“ projektą:

1. „Intel Quartus Prime Pro Edition“ spustelėkite File ➤ Naujo projekto vedlys, kad sukurtumėte naują Quartus Prime projektą, arba File ➤ Atidarykite projektą, kad atidarytumėte esamą Intel Quartus Prime projektą. Vedlys paragins nurodyti įrenginį.
2. Nurodykite įrenginių šeimą Agilex (I serija) ir pasirinkite įrenginį, kuris atitinka visus šiuos reikalavimus:
   • Siųstuvo-imtuvo plytelė yra F-plytelė
   • Siųstuvo-imtuvo greičio laipsnis yra -1 arba -2
   • Pagrindinio greičio laipsnis yra -1 arba -2 arba -3
3. Spustelėkite Baigti.

Atlikite šiuos veiksmus, kad sukurtumėte F-Tile CPRI PHY Intel FPGA IP aparatinės įrangos dizainą, pvzample ir bandymo stendas:

1. IP kataloge suraskite ir pasirinkite F-Tile CPRI PHY Intel FPGA IP. Pasirodo langas Naujas IP variantas.
2. Nurodykite aukščiausio lygio pavadinimą jūsų tinkintam IP variantui. Parametrų rengyklė išsaugo IP varianto nustatymus a file pavadintas .ip.
3. Spustelėkite Gerai. Pasirodo parametrų rengyklė.
4. Skirtuke IP nurodykite savo IP pagrindinio varianto parametrus.
5. Ant Exampskirtuke Dizainas, esančiame Pvzample Dizainas Files, pasirinkite parinktį Modeliavimas, kad sugeneruotumėte bandymų stendą ir tik kompiliavimo projektą. Pasirinkite parinktį Sintezė, kad sukurtumėte techninės įrangos dizainą, pvzample. Norėdami sukurti dizainą, turite pasirinkti bent vieną iš modeliavimo ir sintezės parinkčiųample.
6. Ant ExampSkirtuko Dizainas dalyje Generated HDL Format pasirinkite Verilog HDL arba VHDL. Jei pasirinksite VHDL, turite imituoti bandymų stendą naudodami mišrių kalbų simuliatorių. Bandomas įrenginys ex_ katalogas yra VHDL modelis, bet pagrindinis bandymų stendas file yra System Verilog file.
7. Spustelėkite Sukurti egzample Dizaino mygtukas. Pasirinkite ExampPasirodo langas Design Directory.
8. Jei norite modifikuoti dizainą, pvzample katalogo kelias arba pavadinimas iš rodomų numatytųjų nustatymų (cpriphy_ftile_0_example_design), eikite į naują kelią ir įveskite naują dizainą, pvzample katalogo pavadinimas (ample_dir>).

Katalogo struktūra

F-Tile CPRI PHY Intel FPGA IP branduolio dizainas, pvzample file kataloguose yra šie sugeneruoti files dizainui, pvzample.

4 pav. Sukurto egz. katalogo struktūraample Dizainas

1 lentelė. Bandymo stendas File Aprašymai

File Vardai	Aprašymas
Pagrindinis bandymų stendas ir modeliavimas Files
<dizainas_pvzample_dir>/ pvzample_testbench/basic_avl_tb_top.sv	Aukščiausio lygio bandymų stendas file. Bandymų stendas sukuria DUT paketą ir vykdo „Verilog HDL“ užduotis, kad generuotų ir priimtų paketus.
<dizainas_pvzample_dir>/ pvzample_testbench/ cpriphy_ftile_wrapper.sv	DUT įvynioklis, atkuriantis DUT ir kitus bandymo stendo komponentus.
Testbench scenarijai (1)
<dizainas_pvzample_dir>/ pvzample_testbench/run_vsim.do	Siemens EDA ModelSim SE arba Questa arba Questa-Intel FPGA Edition scenarijus bandymų stendui paleisti.
<dizainas_pvzample_dir>/ pvzample_testbench/run_vcs.sh	Synopsys VCS scenarijus, skirtas paleisti bandymo stendą.
<dizainas_pvzample_dir>/ pvzample_testbench/run_vcsmx.sh	„Synopsys VCS MX“ scenarijus (sujungtas „Verilog HDL“ ir „SystemVerilog“ su VHDL) bandymų stendui paleisti.

Ignoruoti visus kitus modeliuoklio scenarijusample_dir>/example_testbench/ aplankas.

2 lentelė. Techninės įrangos dizainas Pvzample File Aprašymai

File Vardai	Aprašymai
<dizainas_pvzample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf	„Intel Quartus Prime“ projektas file.
<dizainas_pvzample_dir>/hardware_test_design/cpriphy_ftile_hw.qsf	„Intel Quartus Prime“ projekto nustatymas file.
<dizainas_pvzample_dir>/hardware_test_design/cpriphy_ftile_hw.sdc	„Synopsys“ dizaino apribojimai files. Galite juos kopijuoti ir modifikuoti files jūsų Intel Agilex™ dizainui.
<dizainas_pvzample_dir>/hardware_test_design/cpriphy_ftile_hw.v	Aukščiausio lygio Verilog HDL dizainas, pvzample file.
<dizainas_pvzample_dir>/hardware_test_design/cpriphy_ftile_wrapper.sv	DUT įvynioklis, atkuriantis DUT ir kitus bandymo stendo komponentus.
<dizainas_pvzample_dir>/hardware_test_design/ hwtest_sl/main_script.tcl	Pagrindinis file Norėdami pasiekti sistemos konsolę.

Dizaino modeliavimas Example Testbench

5 pav. Procedūra

Atlikite šiuos veiksmus, kad imituotumėte bandymo stendą:

1. Komandų eilutėje pakeiskite testbench modeliavimo katalogąample_dir>/example_testbench. cd /pvzample_testbench
2. Sugeneruotame projekte paleiskite quartus_tlg file: quartus_tlg cpriphy_ftile_hw
3. Paleiskite ip-setup-simulation: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
4. Paleiskite pasirinkto palaikomo modeliuoklio modeliavimo scenarijų. Scenarijus sukompiliuoja ir paleidžia bandomąjį stendą simuliatoriuje. Žr. lentelę Bandymo stendo modeliavimo veiksmai.
5. Išanalizuokite rezultatus. Sėkmingas bandymų stendas gavo penkis hiperkadrus ir rodo „PASSED“.

3 lentelė. „Synopsys VCS* Simulator“ bandymo stendo modeliavimo veiksmai

Simuliatorius	Instrukcijos
VCS	Komandinėje eilutėje įveskite:
	sh run_vcs.sh
tęsėsi…

Simuliatorius	Instrukcijos
VCS MX	Komandinėje eilutėje įveskite:
	sh run_vcsmx.sh
ModelSim SE arba Questa arba Questa-Intel FPGA Edition	Komandinėje eilutėje įveskite:
	vsim -do run_vsim.do
	Jei norite imituoti neiškėlę GUI, įveskite:
	vsim -c -do run_vsim.do

Šie sampIšvestis rodo sėkmingą 24.33024 Gbps modeliavimo bandymą su 4 CPRI kanalais:

Tik kompiliavimo projekto sudarymas

Norėdami sudaryti tik rinkinį, exampprojekte, atlikite šiuos veiksmus:

1. Užtikrinti kompiliacijos dizainą, pvzample karta baigta.
2. „Intel Quartus Prime Pro Edition“ programinėje įrangoje atidarykite „Intel Quartus Prime Pro Edition“ projektąample_dir>/compilation_test_design/cpriphy_ftile.qpf.
3. Meniu Apdorojimas spustelėkite Pradėti kompiliavimą.
4. Sėkmingai kompiliavus, „Intel Quartus Prime Pro Edition“ sesijoje pateikiamos ataskaitos apie laiką ir išteklių panaudojimą.

Susijusi informacija
Blokų dizaino srautai

Kompiliavimas ir konfigūravimas dizaino Example aparatinėje įrangoje

Norėdami sudaryti techninės įrangos dizainą, pvzample ir sukonfigūruoti jį savo „Intel Agilex“ įrenginyje, atlikite šiuos veiksmus:

1. Užtikrinkite techninės įrangos dizainą, pvzample karta baigta.
2. „Intel Quartus Prime Pro Edition“ programinėje įrangoje atidarykite „Intel Quartus Prime“ projektąample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf.
3. Redaguoti .qsf file priskirti kaiščius pagal jūsų aparatinę įrangą.
4. Meniu Apdorojimas spustelėkite Pradėti kompiliavimą.
5. Po sėkmingo kompiliavimo, .sof file yra prieinamaample_dir>/hardware_test_design/output_files katalogą.

Atlikite šiuos veiksmus, norėdami užprogramuoti aparatūros dizainą, pvzamp„Intel Agilex“ įrenginyje:

• Prijunkite „Intel Agilex I“ serijos siųstuvo-imtuvo signalo vientisumo kūrimo rinkinį prie pagrindinio kompiuterio.
  Pastaba: pagal numatytuosius nustatymus kūrimo rinkinys yra iš anksto užprogramuotas tinkamais laikrodžio dažniais. Norint nustatyti dažnius, nereikia naudoti Clock Control programos.
• Meniu Įrankiai spustelėkite Programuotojas.
• Programuotoje spustelėkite Aparatūros sąranka.
• Pasirinkite programavimo įrenginį.
• Įsitikinkite, kad režimas nustatytas į JTAG.
• Pasirinkite Intel Agilex įrenginį ir spustelėkite Pridėti įrenginį. Programuotojas rodo blokinę jungčių tarp įrenginių jūsų plokštėje schemą.
• Eilėje su .sof pažymėkite .sof laukelį.
• Pažymėkite langelį stulpelyje Programa/Konfigūruoti.
• Spustelėkite Pradėti.

Susijusi informacija

• Blokų dizaino srautai
• Intel FPGA įrenginių programavimas
• Dizainų analizė ir derinimas naudojant sistemos konsolę

Aparatūros dizaino testavimas Example

Sukūrę F-Tile CPRI PHY Intel FPGA IP pagrindinį dizainą, pvzample ir sukonfigūruoti jį savo Intel Agilex įrenginyje, galite naudoti sistemos konsolę IP branduoliui ir jo PHY IP branduolių registrams programuoti.
Norėdami įjungti sistemos konsolę ir išbandyti aparatinės įrangos dizainą, pvzample, atlikite šiuos veiksmus:

1. Po techninės įrangos projektavimo, pvzample yra sukonfigūruotas „Intel Agilex“ įrenginyje, „Intel Quartus Prime Pro Edition“ programinės įrangos meniu Įrankiai spustelėkite Sistemos derinimo įrankiai ➤ Sistemos konsolė.
2. Tcl konsolės srityje įveskite cd hwtest, kad pakeistumėte katalogąample_dir>/hardware_test_design/hwtest_sl.
3. Įveskite source main_script.tcl, kad atidarytumėte ryšį su JTAG įvaldykite ir pradėkite testą.

Dizainas Pvzample Aprašymas

Dizainas, pvzample demonstruoja pagrindines F-Tile CPRI PHY Intel FPGA IP branduolio funkcijas. Galite sukurti dizainą iš Example Dizainas skirtukas F-Tile CPRI PHY Intel FPGA IP parametrų rengyklėje.
Norėdami sukurti dizainą, pvzample, pirmiausia turite nustatyti IP pagrindinio varianto, kurį ketinate generuoti galutiniame produkte, parametrų reikšmes. Galite pasirinkti sukurti dizainą, pvzample su RS-FEC funkcija arba be jos. RS-FEC funkcija galima su 10.1376, 12.1651 ir 24.33024 Gbps CPRI linijos bitų sparta.
4 lentelė. F-Tile CPRI PHY Intel FPGA IP Core Feature Matrix

CPRI linijos bitų sparta (Gbps)	RS-FEC palaikymas	Atskaitos laikrodis (MHz)	Deterministinio delsos palaikymas
1.2288	Nr	153.6	Taip
2.4576	Nr	153.6	Taip
3.072	Nr	153.6	Taip
4.9152	Nr	153.6	Taip
6.144	Nr	153.6	Taip
9.8304	Nr	153.6	Taip
10.1376	Su ir Be	184.32	Taip
12.1651	Su ir Be	184.32	Taip
24.33024	Su ir Be	184.32	Taip

Savybės

• Sukurkite dizainą, pvzample su RS-FEC funkcija
• Pagrindinės paketų tikrinimo galimybės, įskaitant delsos skaičiavimą pirmyn ir atgal

Modeliavimo dizainas Pvzample

F-Tile CPRI PHY Intel FPGA IP dizainas example generuoja modeliavimo bandymų stendą ir modeliavimą files, kuri sukuria F-Tile CPRI PHY Intel FPGA IP branduolį, kai pasirenkate parinktį Modeliavimas.

6 pav. 10.1316, 12.1651 ir 24.33024 Gbps (su RS-FEC ir be jo) linijos spartos blokų schema

7 pav. 1.228, 2.4576, 3.072, 4.9152, 6.144 ir 9.8304 Gbps linijos spartos blokų schema

Šiame dizaine, pvzample, modeliavimo bandymo stendas suteikia pagrindines funkcijas, tokias kaip paleidimas ir laukimas užrakinimo, siuntimo ir priėmimo paketai.
Sėkmingai atlikus bandomąjį paleidimą, rodoma išvestis, patvirtinanti toliau nurodytus veiksmus.

1. Kliento logika iš naujo nustato IP branduolį.
2. Kliento logika laukia RX duomenų kelio suderinimo.
3. Kliento logika perduoda hiperkadrus TX MII sąsajoje ir laukia, kol RX MII sąsajoje bus gauti penki hiperkadrai. Hiperkadrai perduodami ir priimami MII sąsajoje pagal CPRI v7.0 specifikacijas.
   Pastaba: CPRI modeliai, skirti 1.2, 2.4, 3, 4.9, 6.1 ir 9.8 Gbps linijos spartai, naudoja 8b/10b sąsają, o modeliai, skirti 10.1, 12.1 ir 24.3 Gbps (su RS-FEC ir be jo), naudoja MII sąsają. Šis dizainas, pvzample yra kelionės pirmyn ir atgal skaitiklis, skirtas skaičiuoti kelionės pirmyn ir atgal delsą nuo TX iki RX.
4. Kliento logika nuskaito kelionės pirmyn ir atgal delsos reikšmę ir patikrina hiperkadrų duomenų turinį ir teisingumą RX MII pusėje, kai skaitiklis užbaigia kelionės pirmyn ir atgal delsos skaičiavimą.

Susijusi informacija

• CPRI specifikacijos

Aparatūros dizainas Example

8 pav. Aparatūros dizainas Pvzample blokinė diagrama

 

Pastaba

1. CPRI modeliai su 2.4 / 4.9 / 9.8 Gbps CPRI linijų sparta naudoja 8b / 10b sąsają, o visi kiti CPRI linijų spartos modeliai naudoja MII sąsają.
2. CPRI projektams su 2.4 / 4.9 / 9.8 Gbps CPRI linijos sparta reikia 153.6 MHz siųstuvo-imtuvo atskaitos laikrodžio, o visiems kitiems CPRI linijų dažniams reikia 184.32 MHz.

F-Tile CPRI PHY Intel FPGA IP branduolio techninės įrangos dizainas, pvzample apima šiuos komponentus:

• F-Tile CPRI PHY Intel FPGA IP branduolys.
• Paketinio kliento loginis blokas, generuojantis ir priimantis srautą.
• Pirmyn ir atgal skaitiklis.
• IOPLL generuoti sampling laikrodis deterministinei delsos logikai IP viduje ir kelionės pirmyn ir atgal skaitiklio komponentas bandymo stende.
• Sistemos PLL generuoti sistemos laikrodžius IP.
• Avalon®-MM adresų dekoderis, skirtas iššifruoti CPRI, siųstuvo imtuvo ir eterneto modulių perkonfigūravimo adresų erdvę per konfigūravimo prieigą.
• Šaltiniai ir zondai, skirti atstatyti ir stebėti laikrodžius bei keletą būsenos bitų.
• JTAG valdiklis, kuris palaiko ryšį su sistemos konsole. Bendraujate su kliento logika per sistemos konsolę.

Sąsajos signalai

5 lentelė. Dizainas Pvzample Interface Signals

Signalas	Kryptis	Aprašymas
ref_clk100MHz	Įvestis	Įvesties laikrodis CSR prieigai visose perkonfigūravimo sąsajose. Važiuokite 100 MHz dažniu.
i_clk_ref[0]	Įvestis	Sistemos PLL atskaitos laikrodis. Važiuokite 156.25 MHz dažniu.
i_clk_ref[1]	Įvestis	Siųstuvo-imtuvo atskaitos laikrodis. Važiuoti adresu • 153.6 MHz CPRI linijos sparta 1.2, 2.4, 3, 4.9, 6.1 ir 9.8 Gbps. • 184.32 MHz CPRI linijos sparta 10.1,12.1, 24.3 ir XNUMX Gbps su RS-FEC ir be jo.
i_rx_serial[n]	Įvestis	Siųstuvo-imtuvo PHY įvesties serijiniai duomenys.
o_tx_serial[n]	Išvestis	Siųstuvo-imtuvo PHY išvesties serijiniai duomenys.

Dizainas Pvzample Registrai

6 lentelė. Dizainas Pvzample Registrai

Kanalo numeris	Bazinis adresas (baito adresas)	Registro tipas
0	0x00000000	CPRI PHY 0 kanalo perkonfigūravimo registrai
	0x00100000	0 kanalo eterneto perkonfigūravimo registrai
	0x00200000	0 kanalo siųstuvo-imtuvo perkonfigūravimo registrai
1(2)	0x01000000	CPRI PHY 1 kanalo perkonfigūravimo registrai
	0x01100000	1 kanalo eterneto perkonfigūravimo registrai
	0x01200000	1 kanalo siųstuvo-imtuvo perkonfigūravimo registrai
2(2)	0x02000000	CPRI PHY 2 kanalo perkonfigūravimo registrai
	0x02100000	2 kanalo eterneto perkonfigūravimo registrai
	0x02200000	2 kanalo siųstuvo-imtuvo perkonfigūravimo registrai
tęsėsi…

Kanalo numeris	Bazinis adresas (baito adresas)	Registro tipas
3(2)	0x03000000	CPRI PHY 3 kanalo perkonfigūravimo registrai
	0x03100000	3 kanalo eterneto perkonfigūravimo registrai
	0x03200000	3 kanalo siųstuvo-imtuvo perkonfigūravimo registrai

Šie registrai rezervuojami, jei kanalas nenaudojamas.

F-Tile CPRI PHY Intel FPGA IP Design Example User Guide Archives

Jei IP pagrindinės versijos sąraše nėra, taikomas ankstesnės IP pagrindinės versijos vartotojo vadovas.

Intel Quartus Prime versija	IP pagrindinė versija	Vartotojo vadovas
21.2	2.0.0	F-Tile CPRI PHY Intel FPGA IP Design Example Vartotojo vadovas

Dokumento peržiūros istorija, skirta F-Tile CPRI PHY Intel FPGA IP Design Example Vartotojo vadovas

Dokumento versija	Intel Quartus Prime versija	IP versija	Pakeitimai
2021.10.04	21.3	3.0.0	Pridėtas naujų simuliatorių palaikymas skyriuje: Aparatinės ir programinės įrangos reikalavimai. Atnaujinti žingsniai skyriuje: Dizaino modeliavimas Example Testbench. Šios skiltys atnaujintos nauja eilučių dažnio informacija: Dizainas Pvzample Aprašymas Modeliavimo dizainas Pvzample Sąsajos signalai Atnaujintas adresas skiltyje: Dizainas Pvzample Registrai.
2021.06.21	21.2	2.0.0	Pradinis išleidimas.

Intel korporacija. Visos teisės saugomos. „Intel“, „Intel“ logotipas ir kiti „Intel“ ženklai yra „Intel Corporation“ arba jos dukterinių įmonių prekių ženklai. „Intel“ garantuoja savo FPGA ir puslaidininkinių produktų veikimą pagal dabartines specifikacijas pagal standartinę „Intel“ garantiją, tačiau pasilieka teisę bet kuriuo metu be įspėjimo keisti bet kokius gaminius ir paslaugas. „Intel“ neprisiima jokios atsakomybės ar įsipareigojimų, kylančių dėl bet kokios čia aprašytos informacijos, produkto ar paslaugos taikymo ar naudojimo, išskyrus atvejus, kai „Intel“ aiškiai sutiko raštu. „Intel“ klientams patariama įsigyti naujausią įrenginio specifikacijų versiją prieš pasikliaujant bet kokia paskelbta informacija ir prieš užsakant produktus ar paslaugas.
*Kiti pavadinimai ir prekės ženklai gali būti laikomi kitų nuosavybe.

Dokumentai / Ištekliai

intel F-Tile CPRI PHY FPGA IP dizainas Example [pdfVartotojo vadovas F-Tile CPRI PHY FPGA IP dizainas Example, PHY FPGA IP dizainas Example, F-Tile CPRI IP Design Example, IP dizainas Example, IP dizainas

Nuorodos

• Vartotojo vadovas