intel F-Tile CPRI PHY FPGA IP Design Example

Guida Quick Start

U core F-Tile CPRI PHY Intel® FPGA IP furnisce un bancu di prova di simulazione è cuncepimentu di hardware example chì sustene a compilazione è a prova di hardware. Quandu generate u disignu example, l'editore di paràmetri crea automaticamente u fileHè necessariu di simule, compile è pruvà u disignu in hardware.
Intel furnisce ancu una compilazione solu exampu prughjettu chì pudete aduprà per stima rapidamente l'area di u core IP è u timing.
U core F-Tile CPRI PHY Intel FPGA IP furnisce a capacità di generazione di design example per tutte e combinazioni supportate di u numeru di canali CPRI è i tassi di bit di linea CPRI. U bancu di prova è u disignu exampLe supporte numerose combinazioni di parametri di F-Tile CPRI PHY Intel FPGA IP core.

Figura 1. Passi di sviluppu per u Design Example

Information Related

• F-Tile CPRI PHY Intel FPGA IP User Guide
  • Per informazioni dettagliate nantu à F-tile CPRI PHY IP.
• F-Tile CPRI PHY Intel FPGA IP Release Notes
  • L'IP Release Notes lista i cambiamenti IP in una versione particulare.

Requisiti di Hardware è Software

Per pruvà l'example design, aduprate i seguenti hardware è software:

• U software Intel Quartus® Prime Pro Edition
• Consola di sistema
• Simulatori supportati:
  • Sinossi* VCS*
  • Sinopsia VCS MX
  • Siemens* EDA ModelSim* SE o Questa*— Questa-Intel FPGA Edition

Generazione di u Design

Figura 2. Prucedura

Figura 3. Esample Tabulazione Design in IP Parameter Editor

Per creà un prughjettu Intel Quartus Prime Pro Edition:

1. In l'Intel Quartus Prime Pro Edition, cliccate File ➤ New Project Wizard per creà un novu prughjettu Quartus Prime, o File ➤ Open Project per apre un prughjettu Intel Quartus Prime esistente. L'assistente vi invita à specificà un dispositivu.
2. Specificate a famiglia di dispositivi Agilex (serie I) è selezziunate un dispositivu chì risponde à tutti questi requisiti:
   • U tile Transceiver hè F-tile
   • U gradu di velocità di transceiver hè -1 o -2
   • U gradu di velocità core hè -1 o -2 o -3
3. Cliccate Finish.

Segui questi passi per generà u F-Tile CPRI PHY Intel FPGA IP hardware design example è testbench:

1. In u Catalogu IP, localizza è selezziunate F-Tile CPRI PHY Intel FPGA IP. A finestra New IP Variation appare.
2. Specificate un nome di primu livellu per a vostra variazione IP persunalizata. L'editore di paràmetri salva i paràmetri di variazione IP in a file chjamatu .ip.
3. Cliccate OK. L'editore di paràmetri appare.
4. In a tabulazione IP, specificate i paràmetri per a vostra variazione di core IP.
5. Nantu à l'Example Design tab, sottu Exampu Design Files, selezziunate l'opzione Simulazione per generà u testbench è u prughjettu solu di compilazione. Selezziunate l'opzione Sintesi per generà u disignu hardware example. Duvete selezziunate almenu una di l'opzioni di Simulazione è Sintesi per generà u disignu example.
6. Nantu à l'Exampla scheda Design, in Formatu HDL generatu, selezziunate Verilog HDL o VHDL. Se selezziunate VHDL, duvete simule u testbench cun un simulatore di lingua mista. U dispusitivu in prova in l'ex_ directory hè un mudellu VHDL, ma u testbench principale file hè un System Verilog file.
7. Cliccate u Generate Exampu buttone Design. U Select ExampA finestra di u Design Directory appare.
8. Se vulete mudificà u disignu exampu percorsu di u cartulare o nome da i paràmetri predeterminati visualizati (cpriphy_ftile_0_example_design), cercate à a nova strada è scrive u novu disignu exampnome di u cartulare di le (ample_dir>).

Struttura di u repertoriu

U F-Tile CPRI PHY Intel FPGA IP core design example file cartulari cuntenenu i seguenti generati files per u disignu example.

Figura 4. Structure Directory di l'Ex Generatedampu Design

Table 1. Testbench File Descrizzioni

File Nomi	Descrizzione
Bancu di prova è simulazione chjave Files
<design_example_dir>/ example_testbench/basic_avl_tb_top.sv	Bancu di prova di primu livellu file. U testbench istanzia u wrapper DUT è eseguisce e funzioni Verilog HDL per generà è accettà pacchetti.
<design_example_dir>/ example_testbench/ cpriphy_ftile_wrapper.sv	Wrapper DUT chì istanzia DUT è altri cumpunenti di testbench.
Testbench Scripts (1)
<design_example_dir>/ example_testbench/run_vsim.do	U script Siemens EDA ModelSim SE o Questa o Questa-Intel FPGA Edition per eseguisce u testbench.
<design_example_dir>/ example_testbench/run_vcs.sh	U script Synopsys VCS per eseguisce u testbench.
<design_example_dir>/ example_testbench/run_vcsmx.sh	U script Synopsys VCS MX (cumbinatu Verilog HDL è SystemVerilog cù VHDL) per eseguisce u testbench.

Ignorate qualsiasi altru script di simulatore in uample_dir>/example_testbench/ folder.

Table 2. Hardware Design Example File Descrizzioni

File Nomi	Descrizzioni
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf	Prughjettu Intel Quartus Prime file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf	Impostazione di prughjettu Intel Quartus Prime file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc	Sinopsys Limitazioni di Design files. Pudete copià è mudificà questi files per u vostru propiu disignu Intel Agilex™.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v	Disegnu Verilog HDL di primu livellu example file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv	Wrapper DUT chì istanzia DUT è altri cumpunenti di testbench.
<design_example_dir>/hardware_test_design/hwtest_sl/main_script.tcl	Principale file per accede à System Console.

Simulazione di u Design Example Testbench

Figura 5. Prucedura

Segui questi passi per simulà u testbench:

1. À u prompt di cumanda, cambia à u cartulare di simulazione di testbenchample_dir>/example_testbench. cd /example_testbench
2. Eseguite quartus_tlg nantu à u prughjettu generatu file: quartus_tlg cpriphy_ftile_hw
3. Esegui ip-setup-simulation: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
4. Eseguite u script di simulazione per u simulatore supportatu di a vostra scelta. U script compile è corre u testbench in u simulatore. Riferite à a tavula Passi per simulà u Testbench.
5. Analizà i risultati. U testbench successu hà ricevutu cinque hyperframes, è mostra "PASSED".

Tabella 3. Passi per simulà u Testbench in Synopsys VCS* Simulator

Simulatore	Istruzzioni
VCS	In a linea di cummanda, scrivite:
	sh run_vcs.sh
cuntinuò…

Simulatore	Istruzzioni
VCS MX	In a linea di cummanda, scrivite:
	sh run_vcsmx.sh
ModelSim SE ou Questa ou Questa-Intel FPGA Edition	In a linea di cummanda, scrivite:
	vsim -do run_vsim.do
	Se preferite simulà senza avè a GUI, scrive:
	vsim -c -do run_vsim.do

I seguenti sampL'output illustra un test di simulazione successu per 24.33024 Gbps cù 4 canali CPRI:

Compiling the Compilation-Only Project

Per cumpilà a compilazione solu exampu prughjettu, seguitate sti passi:

1. Assicurà u disignu di compilazione exampa generazione hè cumpleta.
2. In u software Intel Quartus Prime Pro Edition, apre u prughjettu Intel Quartus Prime Pro Editionample_dir>/compilation_test_design/cpriphy_ftile.qpf.
3. In u menù di Trattamentu, cliccate Start Compilation.
4. Dopu a compilazione successu, i rapporti per u timing è per l'utilizazione di e risorse sò dispunibili in a vostra sessione Intel Quartus Prime Pro Edition.

Information Related
Flussi di cuncepimentu basatu in blocchi

Cumpilà è cunfigurà u Design Example in Hardware

Per cumpilà u disignu hardware example è cunfigurà nantu à u vostru dispositivu Intel Agilex, seguitate sti passi:

1. Assicurà u disignu hardware exampa generazione hè cumpleta.
2. In u software Intel Quartus Prime Pro Edition, apre u prughjettu Intel Quartus Primeample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf.
3. Edite u .qsf file per assignà pin basati nantu à u vostru hardware.
4. In u menù di Trattamentu, cliccate Start Compilation.
5. Dopu a compilazione successu, un .sof file hè dispunibule inample_dir>/hardware_test_design/output_fileannuariu s.

Segui questi passi per programà u disignu hardware example nantu à u dispositivu Intel Agilex:

• Cunnette Intel Agilex I-series Transceiver Signal Integrity Development Kit à u computer host.
  Nota: U kit di sviluppu hè preprogrammatu cù e frequenze di clock currette per difettu. Ùn avete bisognu di utilizà l'applicazione Clock Control per stabilisce e frequenze.
• In u menù Strumenti, cliccate Programmatore.
• In u Programmatore, cliccate nantu à u Hardware Setup.
• Selezziunà un dispusitivu di prugrammazione.
• Assicuratevi chì Modu hè impostatu à JTAG.
• Selezziunate u dispusitivu Intel Agilex è cliccate Add Device. U Programmatore mostra un diagramma di bloccu di e cunnessione trà i dispositi nantu à a vostra scheda.
• In a fila cù u vostru .sof, verificate a casella per u .sof.
• Verificate a casella in a colonna Program / Configurazione.
• Cliccate Start.

Information Related

• Flussi di cuncepimentu basatu in blocchi
• Programmazione di Dispositivi Intel FPGA
• Analizà è Debugging Designs cù System Console

Testing u Hardware Design Example

Dopu avè compilatu u F-Tile CPRI PHY Intel FPGA IP core design example è cunfigurà in u vostru dispositivu Intel Agilex, pudete aduprà a Console di u Sistema per programà u core IP è i so registri PHY IP core.
Per accende a Console di Sistema è pruvà u disignu di hardware example, seguitate sti passi:

1. Dopu à u disignu hardware example hè cunfiguratu nantu à u dispositivu Intel Agilex, in u software Intel Quartus Prime Pro Edition, in u menù Strumenti, cliccate Strumenti di debugging di sistema ➤ Console di sistema.
2. In u pane Tcl Console, scrivite cd hwtest per cambià u cartulareample_dir>/hardware_test_design/hwtest_sl.
3. Type source main_script.tcl per apre una cunnessione à u JTAG maestru è principià a prova.

Design Example Description

U disignu example mostra a funziunalità di basa di u core IP F-Tile CPRI PHY Intel FPGA. Pudete generà u disignu da l'Example Scheda Design in l'editore di parametri IP F-Tile CPRI PHY Intel FPGA.
Per generà u disignu example, devi prima stabilisce i valori di i paràmetri per a variazione di u core IP chì vulete generà in u vostru pruduttu finale. Pudete sceglie di generà u disignu example cù o senza a funzione RS-FEC. A funzione RS-FEC hè dispunibule cù 10.1376, 12.1651 è 24.33024 Gbps CPRI line bit rates.
Table 4. F-Tile CPRI PHY Intel FPGA IP Core Feature Matrix

CPRI Line Bit Rate (Gbps)	Supportu RS-FEC	Clock di riferimentu (MHz)	Supportu di Latenza Deterministicu
1.2288	Innò	153.6	Iè
2.4576	Innò	153.6	Iè
3.072	Innò	153.6	Iè
4.9152	Innò	153.6	Iè
6.144	Innò	153.6	Iè
9.8304	Innò	153.6	Iè
10.1376	Cù è senza	184.32	Iè
12.1651	Cù è senza	184.32	Iè
24.33024	Cù è senza	184.32	Iè

Features

• Generate u disignu example cù funzione RS-FEC
• Capacità di cuntrollu di pacchettu di basa cumpresu u conte di latenza di andata e ritorno

Prughjettu di simulazione Example

U F-Tile CPRI PHY Intel FPGA IP design example genera un testbench di simulazione è simulazione files chì istanzia u core IP F-Tile CPRI PHY Intel FPGA quandu selezziunate l'opzione Simulazione.

Figura 6. Schema di bloccu per 10.1316, 12.1651 è 24.33024 Gbps (cù è senza RS-FEC) Line Rates

Figura 7. Diagramma di bloccu per 1.228, 2.4576, 3.072, 4.9152, 6.144, è 9.8304 Gbps Line Rate

In questu disignu example, u testbench di simulazione furnisce funziunalità di basa cum'è l'iniziu è aspittà per a serratura, trasmette è riceve pacchetti.
L'esecuzione di prova di successu mostra u risultatu chì cunfirma u seguente cumpurtamentu:

1. A logica di u cliente resetta u core IP.
2. A logica di u cliente aspetta l'allineamentu di u percorsu di dati RX.
3. A logica di u cliente trasmette iperframe nantu à l'interfaccia TX MII è aspetta chì cinque iperframe sò ricevuti in l'interfaccia RX MII. Iperframe sò trasmessi è ricevuti nantu à l'interfaccia MII secondu e specificazioni CPRI v7.0.
   Nota: I disinni CPRI chì miranu 1.2, 2.4, 3, 4.9, 6.1 è 9.8 Gbps line rate utilizanu l'interfaccia 8b/10b è i disinni chì miranu 10.1, 12.1 è 24.3 Gbps (cù è senza RS-FEC) utilizanu l'interfaccia MII. Stu disignu example include un contatore di andata e ritorno per cuntà a latenza di andata e ritorno da TX à RX.
4. A logica di u cliente leghje u valore di latenza di andata è verifica u cuntenutu è a correttezza di i dati di l'iperframe nantu à u latu RX MII una volta chì u cuntatore compie u conte di latenza di andata.

Information Related

• Specificazioni CPRI

Disegnu Hardware Example

Figura 8. Hardware Design Exampu Block Diagram

 

Nota

1. I disinni CPRI cù 2.4 / 4.9 / 9.8 Gbps CPRI line rates usanu l'interfaccia 8b / 10b è tutti l'altri disinni di linea CPRI usanu l'interfaccia MII.
2. I disegni CPRI cù 2.4 / 4.9 / 9.8 Gbps CPRI line rates necessitanu un clock di riferimentu di transceiver di 153.6 MHz è tutti l'altri tassi di linea CPRI necessitanu 184.32 MHz.

U F-Tile CPRI PHY Intel FPGA IP core hardware design example include i seguenti cumpunenti:

• F-Tile CPRI PHY Intel FPGA core IP.
• Bloccu logicu di client di pacchettu chì genera è riceve trafficu.
• Contatore di andata e ritorno.
• IOPLL per generà sampling clock per una logica di latenza deterministica in l'IP, è u cumpunente di u cuntatore di andata e ritorno in testbench.
• Sistema PLL per generà clock di sistema per l'IP.
• Decodificatore d'indirizzu Avalon®-MM per decodificà u spaziu di indirizzu di ricunfigurazione per i moduli CPRI, Transceiver è Ethernet durante l'accessi di ricunfigurazione.
• Fonti è sonde per affirmà resets è monitorizà l'orologi è uni pochi di bit di statutu.
• JTAG controller chì cumunica cù a Console di Sistema. Pudete cumunicà cù a logica di u cliente attraversu System Console.

Segnali d'interfaccia

Table 5. Design Example Signali d'interfaccia

Segnale	Direzzione	Descrizzione
ref_clk100MHz	Input	Input clock per l'accessu CSR in tutte l'interfacce di ricunfigurazione. Cunduce à 100 MHz.
i_clk_ref[0]	Input	Clock di riferimentu per System PLL. Cunduce à 156.25 MHz.
i_clk_ref[1]	Input	Orologio di riferimentu di transceiver. Cunduce à • 153.6 MHz per a tarifa di linea CPRI 1.2, 2.4, 3, 4.9, 6.1 è 9.8 Gbps. • 184.32 MHz per i tassi di linea CPRI 10.1,12.1, è 24.3 Gbps cù è senza RS-FEC.
i_rx_serial[n]	Input	Transceiver PHY input dati seriali.
o_tx_serial[n]	Output	Transceiver PHY output dati seriali.

Design Exampi Registri

Table 6. Design Exampi Registri

Numero di canali	Indirizzu di basa (indirizzu di byte)	Registru tipu
0	0x00000000	I registri di ricunfigurazione CPRI PHY per u Canale 0
	0x00100000	I registri di ricunfigurazione Ethernet per u Canale 0
	0x00200000	Reconfigurazione di Transceiver registra per u Canale 0
1(2)	0x01000000	I registri di ricunfigurazione CPRI PHY per u Canale 1
	0x01100000	I registri di ricunfigurazione Ethernet per u Canale 1
	0x01200000	Reconfigurazione di Transceiver registra per u Canale 1
2(2)	0x02000000	I registri di ricunfigurazione CPRI PHY per u Canale 2
	0x02100000	I registri di ricunfigurazione Ethernet per u Canale 2
	0x02200000	Reconfigurazione di Transceiver registra per u Canale 2
cuntinuò…

Numero di canali	Indirizzu di basa (indirizzu di byte)	Registru tipu
3(2)	0x03000000	I registri di ricunfigurazione CPRI PHY per u Canale 3
	0x03100000	I registri di ricunfigurazione Ethernet per u Canale 3
	0x03200000	Reconfigurazione di Transceiver registra per u Canale 3

Questi registri sò riservati se u canali ùn hè micca utilizatu.

F-Tile CPRI PHY Intel FPGA IP Design Example User Guide Archives

Se una versione di core IP ùn hè micca listata, a guida d'utilizatore per a versione di core IP precedente hè applicata.

Version Intel Quartus Prime	Versione IP Core	Guida d'usu
21.2	2.0.0	F-Tile CPRI PHY Intel FPGA IP Design Example Guide d'utilisation

Storia di Revisione di Documentu per F-Tile CPRI PHY Intel FPGA IP Design Example Guide d'utilisation

Versione di documentu	Version Intel Quartus Prime	Versione IP	Cambiamenti
2021.10.04	21.3	3.0.0	Aghjunghje supportu per novi simulatori in a sezione: Requisiti di Hardware è Software. Passi aghjurnati in a sezione: Simulazione di u Design Example Testbench. Aghjurnatu e seguenti sezioni cù nova infurmazione di tariffu di linea: Design Example Description Prughjettu di simulazione Example Segnali d'interfaccia Aghjurnatu l'indirizzu in a sezione: Design Exampi Registri.
2021.06.21	21.2	2.0.0	Liberazione iniziale.

Intel Corporation. Tutti i diritti riservati. Intel, u logu Intel è altri marchi Intel sò marchi di Intel Corporation o di e so filiali. Intel garantisce a prestazione di i so prudutti FPGA è semiconduttori à e specificazioni attuali in cunfurmità cù a garanzia standard di Intel, ma si riserva u dirittu di fà cambiamenti à qualsiasi prudutti è servizii in ogni mumentu senza avvisu. Intel ùn assume alcuna rispunsabilità o responsabilità derivante da l'applicazione o l'usu di qualsiasi informazione, pruduttu o serviziu descritta quì, salvu cum'è espressamente accunsentutu in scrittura da Intel. I clienti Intel sò cunsigliati per ottene l'ultima versione di e specificazioni di u dispositivu prima di cunfidendu qualsiasi infurmazione publicata è prima di fà ordini per prudutti o servizii.
* Altri nomi è marche ponu esse rivendicate cum'è a pruprietà di l'altri.

Documenti / Risorse

intel F-Tile CPRI PHY FPGA IP Design Example [pdfGuida di l'utente F-Tile CPRI PHY FPGA IP Design Example, PHY FPGA IP Design Example, F-Tile CPRI IP Design Example, IP Design Example, IP Design

Referenze

• Manuale d'usu