intel F-Tile CPRI PHY FPGA IP Reka Bentuk Example
Panduan Mula Pantas
Teras F-Tile CPRI PHY Intel® FPGA IP menyediakan meja ujian simulasi dan reka bentuk perkakasan example yang menyokong kompilasi dan ujian perkakasan. Apabila anda menjana reka bentuk exampOleh itu, editor parameter secara automatik mencipta files perlu untuk mensimulasikan, menyusun dan menguji reka bentuk dalam perkakasan.
Intel juga menyediakan bekas kompilasi sahajaampprojek yang boleh anda gunakan untuk menganggarkan kawasan teras IP dan masa dengan cepat.
Teras F-Tile CPRI PHY Intel FPGA IP menyediakan keupayaan menjana reka bentuk examples untuk semua gabungan bilangan saluran CPRI dan kadar bit talian CPRI yang disokong. Meja ujian dan reka bentuk exampmenyokong banyak kombinasi parameter teras F-Tile CPRI PHY Intel FPGA IP.
Rajah 1. Langkah Pembangunan untuk Reka Bentuk Cthample
Maklumat Berkaitan
- Panduan Pengguna IP Intel FPGA F-Tile CPRI PHY
- Untuk maklumat terperinci tentang F-tile CPRI PHY IP.
- Nota Keluaran IP Intel FPGA F-Tile CPRI PHY
- Nota Keluaran IP menyenaraikan perubahan IP dalam keluaran tertentu.
Keperluan Perkakasan dan Perisian
Untuk menguji bekasampreka bentuk, gunakan perkakasan dan perisian berikut:
- Perisian Intel Quartus® Prime Pro Edition
- Konsol sistem
- Simulator yang Disokong:
- Synopsys* VCS*
- Synopsys VCS MX
- Siemens* EDA ModelSim* SE atau Questa*— Questa-Intel FPGA Edition
Menjana Reka Bentuk
Rajah 2. Prosedur
Rajah 3. CthampTab Reka Bentuk dalam Editor Parameter IP
Untuk mencipta projek Intel Quartus Prime Pro Edition:
- Dalam Intel Quartus Prime Pro Edition, klik File ➤ Wizard Projek Baharu untuk mencipta projek Quartus Prime baharu, atau File ➤ Open Project untuk membuka projek Intel Quartus Prime sedia ada. Wizard menggesa anda untuk menentukan peranti.
- Tentukan keluarga peranti Agilex (siri-I) dan pilih peranti yang memenuhi semua keperluan ini:
- Jubin transceiver ialah jubin F
- Gred kelajuan transceiver ialah -1 atau -2
- Gred kelajuan teras ialah -1 atau -2 atau -3
- Klik Selesai.
Ikuti langkah ini untuk menjana reka bentuk perkakasan F-Tile CPRI PHY Intel FPGA IP example dan testbench:
- Dalam Katalog IP, cari dan pilih F-Tile CPRI PHY Intel FPGA IP. Tetingkap Variasi IP Baharu muncul.
- Tentukan nama peringkat teratas untuk variasi IP tersuai anda. Editor parameter menyimpan tetapan variasi IP dalam a file bernama .ip.
- Klik OK. Editor parameter muncul.
- Pada tab IP, nyatakan parameter untuk variasi teras IP anda.
- Pada Examptab Reka bentuk, di bawah Cthample Reka bentuk Files, pilih pilihan Simulasi untuk menjana meja ujian dan projek kompilasi sahaja. Pilih pilihan Sintesis untuk menjana reka bentuk perkakasan cthample. Anda mesti memilih sekurang-kurangnya satu daripada pilihan Simulasi dan Sintesis untuk menjana ex reka bentukample.
- Pada Examptab Reka Bentuk, di bawah Format HDL Dijana, pilih Verilog HDL atau VHDL. Jika anda memilih VHDL, anda mesti mensimulasikan meja ujian dengan simulator bahasa campuran. Peranti yang diuji dalam bekas_ direktori ialah model VHDL, tetapi meja ujian utama file ialah Sistem Verilog file.
- Klik Generate Exampbutang Reka bentuk. Pilihan Examptetingkap Direktori Reka Bentuk muncul.
- Jika anda ingin mengubah suai reka bentuk examplaluan direktori atau nama daripada lalai yang dipaparkan (cpriphy_ftile_0_example_design), semak imbas ke laluan baharu dan taip ex reka bentuk baharuampnama direktori (ample_dir>).
Struktur Direktori
Reka bentuk teras F-Tile CPRI PHY Intel FPGA IP example file direktori mengandungi yang dijana berikut files untuk reka bentuk example.
Rajah 4. Struktur Direktori Ex Dijanaample Reka bentuk
Jadual 1. Testbench File Penerangan
| File Nama | Penerangan |
| Meja Ujian dan Simulasi Utama Files | |
| <design_example_dir>/ example_testbench/basic_avl_tb_top.sv | Meja ujian peringkat atas file. Meja ujian membuat seketika pembungkus DUT dan menjalankan tugas Verilog HDL untuk menjana dan menerima paket. |
| <design_example_dir>/ example_testbench/ cpriphy_ftile_wrapper.sv | Pembalut DUT yang menjadikan DUT dan komponen meja ujian lain. |
| Skrip Testbench(1) | |
| <design_example_dir>/ example_testbench/run_vsim.do | Skrip Siemens EDA ModelSim SE atau Questa atau Questa-Intel FPGA Edition untuk menjalankan testbench. |
| <design_example_dir>/ example_testbench/run_vcs.sh | Skrip Synopsys VCS untuk menjalankan testbench. |
| <design_example_dir>/ example_testbench/run_vcsmx.sh | Skrip Synopsys VCS MX (digabungkan Verilog HDL dan SystemVerilog dengan VHDL) untuk menjalankan testbench. |
Abaikan mana-mana skrip simulator lain dalamample_dir>/example_testbench/ folder.
Jadual 2. Reka Bentuk Perkakasan Cthample File Penerangan
| File Nama | Penerangan |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf | Projek Intel Quartus Prime file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf | Tetapan projek Intel Quartus Prime file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc | Kekangan Reka Bentuk Synopsys files. Anda boleh menyalin dan mengubah suai ini files untuk reka bentuk Intel Agilex™ anda sendiri. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v | Reka bentuk Verilog HDL peringkat atas example file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv | Pembalut DUT yang menjadikan DUT dan komponen meja ujian lain. |
| <design_example_dir>/hardware_test_design/ hwtest_sl/main_script.tcl | Utama file untuk mengakses Konsol Sistem. |
Mensimulasikan Reka Bentuk Cthample Testbench
Rajah 5. Prosedur
Ikuti langkah ini untuk mensimulasikan testbench:
- Pada gesaan arahan, tukar kepada direktori simulasi testbenchample_dir>/example_testbench. cd /cthample_testbench
- Jalankan quartus_tlg pada projek yang dihasilkan file: quartus_tlg cpriphy_ftile_hw
- Jalankan ip-setup-simulation: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
- Jalankan skrip simulasi untuk simulator yang disokong pilihan anda. Skrip menyusun dan menjalankan testbench dalam simulator. Rujuk jadual Langkah-langkah untuk Mensimulasikan Testbench.
- Menganalisis keputusan. Meja ujian yang berjaya menerima lima bingkai hiper, dan memaparkan "LULUS".
Jadual 3. Langkah-langkah untuk Mensimulasikan Testbench dalam Synopsys VCS* Simulator
| Simulator | Arahan | |
| VCS | Dalam baris arahan, taip: | |
| sh run_vcs.sh | ||
| bersambung… | ||
| Simulator | Arahan | |
| VCS MX | Dalam baris arahan, taip: | |
| sh run_vcsmx.sh | ||
| ModelSim SE atau Questa atau Questa-Intel Edisi FPGA | Dalam baris arahan, taip: | |
| vsim -do run_vsim.do | ||
| Jika anda lebih suka mensimulasikan tanpa memaparkan GUI, taip: | ||
| vsim -c -do run_vsim.do | ||
S berikutampoutput menggambarkan kejayaan ujian simulasi yang dijalankan untuk 24.33024 Gbps dengan 4 saluran CPRI:
Menyusun Projek Kompilasi Sahaja
Untuk menyusun ex kompilasi sahajaampprojek, ikuti langkah berikut:
- Pastikan reka bentuk kompilasi cthampgenerasi le sudah lengkap.
- Dalam perisian Intel Quartus Prime Pro Edition, buka projek Intel Quartus Prime Pro Editionample_dir>/compilation_test_design/cpriphy_ftile.qpf.
- Pada menu Pemprosesan, klik Mulakan Penyusunan.
- Selepas penyusunan berjaya, laporan untuk pemasaan dan penggunaan sumber tersedia dalam sesi Intel Quartus Prime Pro Edition anda.
Maklumat Berkaitan
Aliran Reka Bentuk Berasaskan Blok
Menyusun dan Mengkonfigurasi Reka Bentuk Cthample dalam Perkakasan
Untuk menyusun reka bentuk perkakasan cthample dan konfigurasikannya pada peranti Intel Agilex anda, ikut langkah berikut:
- Pastikan reka bentuk perkakasan cthampgenerasi le sudah lengkap.
- Dalam perisian Intel Quartus Prime Pro Edition, buka projek Intel Quartus Primeample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf.
- Edit .qsf file untuk menetapkan pin berdasarkan perkakasan anda.
- Pada menu Pemprosesan, klik Mulakan Penyusunan.
- Selepas penyusunan berjaya, .sof file terdapat dalamample_dir>/perkakasan_test_design/output_files direktori.
Ikuti langkah ini untuk memprogram reka bentuk perkakasan cthamppada peranti Intel Agilex:
- Sambungkan Kit Pembangunan Integriti Isyarat Transceiver Intel Agilex I-siri ke komputer hos.
Nota: Kit pembangunan dipraprogramkan dengan frekuensi jam yang betul secara lalai. Anda tidak perlu menggunakan aplikasi Kawalan Jam untuk menetapkan frekuensi. - Pada menu Alat, klik Pengaturcara.
- Dalam Pengaturcara, klik Persediaan Perkakasan.
- Pilih peranti pengaturcaraan.
- Pastikan Mod ditetapkan kepada JTAG.
- Pilih peranti Intel Agilex dan klik Tambah Peranti. Pengaturcara memaparkan gambarajah blok sambungan antara peranti pada papan anda.
- Dalam baris dengan .sof anda, tandai kotak untuk .sof.
- Tandakan kotak dalam lajur Program/Konfigurasi.
- Klik Mula.
Maklumat Berkaitan
- Aliran Reka Bentuk Berasaskan Blok
- Pengaturcaraan Peranti FPGA Intel
- Menganalisis dan Menyahpepijat Reka Bentuk dengan Konsol Sistem
Menguji Reka Bentuk Perkakasan Cthample
Selepas anda menyusun reka bentuk teras F-Tile CPRI PHY Intel FPGA IP exampdan konfigurasikannya pada peranti Intel Agilex anda, anda boleh menggunakan Konsol Sistem untuk memprogramkan teras IP dan daftar teras IP PHYnya.
Untuk menghidupkan Konsol Sistem dan menguji reka bentuk perkakasan cthample, ikuti langkah berikut:
- Selepas reka bentuk perkakasan example dikonfigurasikan pada peranti Intel Agilex, dalam perisian Intel Quartus Prime Pro Edition, pada menu Tools, klik System Debugging Tools ➤ System Console.
- Dalam anak tetingkap Tcl Console, taip cd hwtest untuk menukar direktori kepadaample_dir>/hardware_test_design/hwtest_sl.
- Taip source main_script.tcl untuk membuka sambungan ke JTAG menguasai dan memulakan ujian.
Reka Bentuk Cthample Huraian
Reka bentuk example menunjukkan kefungsian asas teras F-Tile CPRI PHY Intel FPGA IP. Anda boleh menjana reka bentuk daripada Examptab Reka bentuk dalam editor parameter F-Tile CPRI PHY Intel FPGA IP.
Untuk menjana reka bentuk exampOleh itu, anda mesti menetapkan nilai parameter terlebih dahulu untuk variasi teras IP yang anda ingin hasilkan dalam produk akhir anda. Anda boleh memilih untuk menjana bekas reka bentukampdengan atau tanpa ciri RS-FEC. Ciri RS-FEC tersedia dengan kadar bit talian CPRI 10.1376, 12.1651 dan 24.33024 Gbps.
Jadual 4. F-Tile CPRI PHY Intel FPGA IP Core Feature Matrix
| Kadar Bit Talian CPRI (Gbps) | Sokongan RS-FEC | Jam Rujukan (MHz) | Sokongan Latensi Deterministik |
| 1.2288 | Tidak | 153.6 | ya |
| 2.4576 | Tidak | 153.6 | ya |
| 3.072 | Tidak | 153.6 | ya |
| 4.9152 | Tidak | 153.6 | ya |
| 6.144 | Tidak | 153.6 | ya |
| 9.8304 | Tidak | 153.6 | ya |
| 10.1376 | Dengan dan Tanpa | 184.32 | ya |
| 12.1651 | Dengan dan Tanpa | 184.32 | ya |
| 24.33024 | Dengan dan Tanpa | 184.32 | ya |
Ciri-ciri
- Hasilkan reka bentuk example dengan ciri RS-FEC
- Keupayaan semakan paket asas termasuk kiraan latensi pergi dan balik
Reka Bentuk Simulasi Cthample
Reka bentuk F-Tile CPRI PHY Intel FPGA IP example menjana meja ujian simulasi dan simulasi files yang menjadikan teras F-Tile CPRI PHY Intel FPGA IP apabila anda memilih pilihan Simulasi.
Rajah 6. Rajah Blok untuk Kadar Talian 10.1316, 12.1651 dan 24.33024 Gbps (dengan dan tanpa RS-FEC)
Rajah 7. Rajah Blok untuk 1.228, 2.4576, 3.072, 4.9152, 6.144, dan 9.8304 Gbps Kadar Talian
Dalam reka bentuk ini exampOleh itu, meja ujian simulasi menyediakan fungsi asas seperti permulaan dan tunggu untuk mengunci, menghantar dan menerima paket.
Larian ujian yang berjaya memaparkan output yang mengesahkan tingkah laku berikut:
- Logik pelanggan menetapkan semula teras IP.
- Logik pelanggan menunggu penjajaran laluan data RX.
- Logik pelanggan menghantar hiperframe pada antara muka TX MII dan menunggu lima hiperframe diterima pada antara muka RX MII. Hiperframe dihantar dan diterima pada antara muka MII mengikut spesifikasi CPRI v7.0.
Nota: Reka bentuk CPRI yang menyasarkan kadar talian 1.2, 2.4, 3, 4.9, 6.1 dan 9.8 Gbps menggunakan antara muka 8b/10b dan reka bentuk yang menyasarkan 10.1, 12.1 dan 24.3 Gbps (dengan dan tanpa RS-FEC) menggunakan antara muka MII. Reka bentuk ini example termasuk kaunter pergi dan balik untuk mengira kependaman perjalanan pergi dan balik dari TX ke RX. - Logik pelanggan membaca nilai kependaman perjalanan pergi dan balik dan menyemak kandungan dan ketepatan data bingkai hiper pada bahagian RX MII sebaik sahaja kaunter melengkapkan kiraan kependaman perjalanan pergi dan balik.
Maklumat Berkaitan
- Spesifikasi CPRI
Reka Bentuk Perkakasan Cthample
Rajah 8. Reka Bentuk Perkakasan Cthample Gambarajah Blok
Nota
- Reka bentuk CPRI dengan kadar talian CPRI 2.4/4.9/9.8 Gbps menggunakan antara muka 8b/10b dan semua reka bentuk kadar talian CPRI lain menggunakan antara muka MII.
- Reka bentuk CPRI dengan kadar talian CPRI 2.4/4.9/9.8 Gbps memerlukan jam rujukan transceiver 153.6 MHz dan semua kadar talian CPRI yang lain memerlukan 184.32 MHz.
Reka bentuk perkakasan teras F-Tile CPRI PHY Intel FPGA IP example termasuk komponen berikut:
- F-Tile CPRI PHY Intel FPGA IP teras.
- Blok logik pelanggan paket yang menjana dan menerima trafik.
- Kaunter pergi dan balik.
- IOPLL untuk menjana sampjam ling untuk logik kependaman deterministik di dalam IP, dan komponen kaunter pergi dan balik di testbench.
- Sistem PLL untuk menjana jam sistem untuk IP.
- Penyahkod alamat Avalon®-MM untuk menyahkod ruang alamat konfigurasi semula untuk modul CPRI, Transceiver dan Ethernet semasa akses konfigurasi semula.
- Sumber dan probe untuk menegaskan tetapan semula dan memantau jam dan beberapa bit status.
- JTAG pengawal yang berkomunikasi dengan Konsol Sistem. Anda berkomunikasi dengan logik pelanggan melalui Konsol Sistem.
Isyarat Antara Muka
Jadual 5. Reka Bentuk Cthample Isyarat Antara Muka
| isyarat | Arah | Penerangan |
| ref_clk100MHz | Input | Jam input untuk akses CSR pada semua antara muka konfigurasi semula. Memandu pada 100 MHz. |
| i_clk_ref[0] | Input | Jam rujukan untuk Sistem PLL. Memandu pada 156.25 MHz. |
| i_clk_ref[1] | Input | Jam rujukan transceiver. Memandu di
• 153.6 MHz untuk kadar talian CPRI 1.2, 2.4, 3, 4.9, 6.1 dan 9.8 Gbps. • 184.32 MHz untuk kadar talian CPRI 10.1,12.1 dan 24.3 Gbps dengan dan tanpa RS-FEC. |
| i_rx_serial[n] | Input | Data bersiri input PHY pemancar. |
| o_tx_serial[n] | Keluaran | Transceiver PHY output data bersiri. |
Reka Bentuk Cthample Registers
Jadual 6. Reka Bentuk Cthample Registers
| Nombor Saluran | Alamat Pangkalan (Alamat Byte) | Jenis Daftar |
|
0 |
0x00000000 | Konfigurasi Semula CPRI PHY mendaftar untuk Saluran 0 |
| 0x00100000 | Konfigurasi Semula Ethernet mendaftar untuk Saluran 0 | |
| 0x00200000 | Konfigurasi Semula Transceiver mendaftar untuk Saluran 0 | |
|
1(2) |
0x01000000 | Konfigurasi Semula CPRI PHY mendaftar untuk Saluran 1 |
| 0x01100000 | Konfigurasi Semula Ethernet mendaftar untuk Saluran 1 | |
| 0x01200000 | Konfigurasi Semula Transceiver mendaftar untuk Saluran 1 | |
|
2(2) |
0x02000000 | Konfigurasi Semula CPRI PHY mendaftar untuk Saluran 2 |
| 0x02100000 | Konfigurasi Semula Ethernet mendaftar untuk Saluran 2 | |
| 0x02200000 | Konfigurasi Semula Transceiver mendaftar untuk Saluran 2 | |
| bersambung… | ||
| Nombor Saluran | Alamat Pangkalan (Alamat Byte) | Jenis Daftar |
|
3(2) |
0x03000000 | Konfigurasi Semula CPRI PHY mendaftar untuk Saluran 3 |
| 0x03100000 | Konfigurasi Semula Ethernet mendaftar untuk Saluran 3 | |
| 0x03200000 | Konfigurasi Semula Transceiver mendaftar untuk Saluran 3 |
Daftar ini dikhaskan jika saluran tidak digunakan.
F-Tile CPRI PHY Intel FPGA IP Design Example Arkib Panduan Pengguna
Jika versi teras IP tidak disenaraikan, panduan pengguna untuk versi teras IP sebelumnya terpakai.
| Versi Intel Quartus Prime | Versi Teras IP | Panduan Pengguna |
| 21.2 | 2.0.0 | F-Tile CPRI PHY Intel FPGA IP Design Example Panduan Pengguna |
Sejarah Semakan Dokumen untuk F-Tile CPRI PHY Intel FPGA IP Design Example Panduan Pengguna
| Versi Dokumen | Versi Intel Quartus Prime | Versi IP | Perubahan |
| 2021.10.04 | 21.3 | 3.0.0 |
|
| 2021.06.21 | 21.2 | 2.0.0 | Keluaran awal. |
Perbadanan Intel. Hak cipta terpelihara. Intel, logo Intel dan tanda Intel lain ialah tanda dagangan Intel Corporation atau anak syarikatnya. Intel menjamin prestasi produk FPGA dan semikonduktornya mengikut spesifikasi semasa menurut waranti standard Intel, tetapi berhak untuk membuat perubahan pada mana-mana produk dan perkhidmatan pada bila-bila masa tanpa notis. Intel tidak memikul tanggungjawab atau liabiliti yang timbul daripada aplikasi atau penggunaan mana-mana maklumat, produk atau perkhidmatan yang diterangkan di sini kecuali seperti yang dipersetujui secara bertulis oleh Intel. Pelanggan Intel dinasihatkan untuk mendapatkan versi terkini spesifikasi peranti sebelum bergantung pada sebarang maklumat yang diterbitkan dan sebelum membuat pesanan untuk produk atau perkhidmatan.
*Nama dan jenama lain boleh dituntut sebagai hak milik orang lain.
Dokumen / Sumber
 |
intel F-Tile CPRI PHY FPGA IP Reka Bentuk Example [pdf] Panduan Pengguna F-Tile CPRI PHY FPGA IP Reka Bentuk Example, PHY FPGA IP Design Example, Reka Bentuk IP CPRI F-Tile Cthample, Reka Bentuk IP Cthample, Reka Bentuk IP |
