intel F-Tile CPRI PHY FPGA IP डिझाइन उदाampवापरकर्ता मार्गदर्शक

F-Tile CPRI PHY Intel® FPGA IP कोर सिम्युलेशन टेस्टबेंच आणि हार्डवेअर डिझाइन प्रदान करतोample जे संकलन आणि हार्डवेअर चाचणीचे समर्थन करते. तुम्ही डिझाईन व्युत्पन्न करता तेव्हा माजीample, पॅरामीटर एडिटर आपोआप तयार करतो fileहार्डवेअरमध्ये डिझाइनचे अनुकरण करणे, संकलित करणे आणि चाचणी करणे आवश्यक आहे.
इंटेल केवळ-संकलन प्रदान करतेample प्रोजेक्ट ज्याचा वापर तुम्ही IP कोर क्षेत्र आणि वेळेचा द्रुतपणे अंदाज लावण्यासाठी करू शकता.
एफ-टाइल सीपीआरआय पीएचवाय इंटेल एफपीजीए आयपी कोअर डिझाइन तयार करण्याची क्षमता प्रदान करतेampसीपीआरआय चॅनेल आणि सीपीआरआय लाइन बिट दरांच्या सर्व समर्थित संयोजनांसाठी. टेस्टबेंच आणि डिझाइन माजीample F-Tile CPRI PHY Intel FPGA IP कोरच्या असंख्य पॅरामीटर संयोजनांना समर्थन देते.

आकृती 1. डिझाइनसाठी विकासाचे टप्पे उदाample

संबंधित माहिती

F-Tile CPRI PHY इंटेल FPGA IP वापरकर्ता मार्गदर्शक
- F-tile CPRI PHY IP वर तपशीलवार माहितीसाठी.
F-Tile CPRI PHY इंटेल FPGA IP प्रकाशन नोट्स
- आयपी रिलीझ नोट्सची यादी एका विशिष्ट प्रकाशनात आयपी बदलते.

हार्डवेअर आणि सॉफ्टवेअर आवश्यकता

माजी चाचणी करण्यासाठीample डिझाइन, खालील हार्डवेअर आणि सॉफ्टवेअर वापरा:

इंटेल क्वार्टस® प्राइम प्रो एडिशन सॉफ्टवेअर
सिस्टम कन्सोल

समर्थित सिम्युलेटर:
- Synopsys* VCS*
- Synopsys VCS MX
- Siemens* EDA ModelSim* SE किंवा Questa*— Questa-Intel FPGA संस्करण

डिझाइन तयार करणे

आकृती 2. प्रक्रिया

आकृती 3. उदाampआयपी पॅरामीटर एडिटरमध्ये डिझाइन टॅब

इंटेल क्वार्टस प्राइम प्रो एडिशन प्रोजेक्ट तयार करण्यासाठी:

इंटेल क्वार्टस प्राइम प्रो एडिशनमध्ये, क्लिक करा File ➤ नवीन क्वार्टस प्राइम प्रोजेक्ट तयार करण्यासाठी नवीन प्रोजेक्ट विझार्ड, किंवा File ➤ विद्यमान इंटेल क्वार्टस प्राइम प्रकल्प उघडण्यासाठी प्रकल्प उघडा. विझार्ड आपल्याला डिव्हाइस निर्दिष्ट करण्यास सूचित करतो.
डिव्हाइस कुटुंब Agilex (I-मालिका) निर्दिष्ट करा आणि या सर्व आवश्यकता पूर्ण करणारे डिव्हाइस निवडा:
- ट्रान्सीव्हर टाइल एफ-टाइल आहे
- ट्रान्सीव्हर गती ग्रेड -1 किंवा -2 आहे
- कोर स्पीड ग्रेड -1 किंवा -2 किंवा -3 आहे
समाप्त क्लिक करा.

F-Tile CPRI PHY Intel FPGA IP हार्डवेअर डिझाइन तयार करण्यासाठी या चरणांचे अनुसरण कराample आणि testbench:

IP कॅटलॉगमध्ये, F-Tile CPRI PHY Intel FPGA IP शोधा आणि निवडा. नवीन IP भिन्नता विंडो दिसेल.

उच्च-स्तरीय नाव निर्दिष्ट करा तुमच्या सानुकूल IP भिन्नतेसाठी. पॅरामीटर एडिटर आयपी व्हेरिएशन सेटिंग्ज a मध्ये सेव्ह करतो file नाव दिले .ip
ओके क्लिक करा. पॅरामीटर एडिटर दिसेल.

आयपी टॅबवर, तुमच्या आयपी कोर व्हेरिएशनसाठी पॅरामीटर्स निर्दिष्ट करा.
माजी वरample डिझाइन टॅब, उदाampले डिझाइन Files, टेस्टबेंच आणि केवळ-संकलन प्रकल्प व्युत्पन्न करण्यासाठी सिम्युलेशन पर्याय निवडा. हार्डवेअर डिझाइन तयार करण्यासाठी सिंथेसिस पर्याय निवडाampले डिझाइन एक्स व्युत्पन्न करण्यासाठी तुम्ही सिम्युलेशन आणि सिंथेसिस पर्यायांपैकी किमान एक निवडणे आवश्यक आहेampले

माजी वरampले डिझाईन टॅब, व्युत्पन्न एचडीएल फॉरमॅट अंतर्गत, व्हेरिलॉग एचडीएल किंवा व्हीएचडीएल निवडा. तुम्ही VHDL निवडल्यास, तुम्ही मिश्र-भाषा सिम्युलेटरसह टेस्टबेंचचे अनुकरण केले पाहिजे. ex_ मध्ये चाचणी अंतर्गत उपकरण निर्देशिका VHDL मॉडेल आहे, परंतु मुख्य टेस्टबेंच आहे file सिस्टम व्हेरिलॉग आहे file.
Generate Ex वर क्लिक कराampले डिझाईन बटण. निवडा माजीampले डिझाईन डिरेक्टरी विंडो दिसेल.
जर तुम्हाला डिझाइनमध्ये बदल करायचे असतील तर माजीample निर्देशिका पथ किंवा डिफॉल्ट्समधील नाव (cpriphy_ftile_0_example_design), नवीन पथ ब्राउझ करा आणि नवीन डिझाइन ex टाइप कराampले डिरेक्टरी नाव (ample_dir>).

निर्देशिका संरचना

F-Tile CPRI PHY इंटेल FPGA IP कोर डिझाइन माजीample file डिरेक्टरीमध्ये खालील व्युत्पन्न केलेले असतात files डिझाइन माजीampले

आकृती 4. व्युत्पन्न एक्स ची डिरेक्टरी स्ट्रक्चरampले डिझाइन

तक्ता 1. टेस्टबेंच File वर्णने

File नावे	वर्णन
की टेस्टबेंच आणि सिम्युलेशन Files
<design_example_dir>/ उदाample_testbench/basic_avl_tb_top.sv	उच्च-स्तरीय टेस्टबेंच file. टेस्टबेंच DUT रॅपर इन्स्टंट करते आणि पॅकेट्स व्युत्पन्न आणि स्वीकारण्यासाठी वेरिलॉग एचडीएल टास्क चालवते.
<design_example_dir>/ उदाample_testbench/ cpriphy_ftile_wrapper.sv	DUT रॅपर जे DUT आणि इतर टेस्टबेंच घटकांना इन्स्टंट करते.
टेस्टबेंच स्क्रिप्ट्स(1)
<design_example_dir>/ उदाample_testbench/run_vsim.do	टेस्टबेंच चालवण्यासाठी Siemens EDA ModelSim SE किंवा Questa किंवा Questa-Intel FPGA एडिशन स्क्रिप्ट.
<design_example_dir>/ उदाample_testbench/run_vcs.sh	टेस्टबेंच चालवण्यासाठी Synopsys VCS स्क्रिप्ट.
<design_example_dir>/ उदाample_testbench/run_vcsmx.sh	टेस्टबेंच चालवण्यासाठी Synopsys VCS MX स्क्रिप्ट (VHDL सह Verilog HDL आणि SystemVerilog एकत्रित).

मधील इतर कोणत्याही सिम्युलेटर स्क्रिप्टकडे दुर्लक्ष कराample_dir>/उदाample_testbench/ फोल्डर.

तक्ता 2. हार्डवेअर डिझाइन उदाample File वर्णने

File नावे	वर्णने
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf	इंटेल क्वार्टस प्राइम प्रकल्प file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf	इंटेल क्वार्टस प्राइम प्रोजेक्ट सेटिंग file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc	Synopsys डिझाइन मर्यादा files तुम्ही या कॉपी आणि सुधारित करू शकता files तुमच्या स्वतःच्या Intel Agilex™ डिझाइनसाठी.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v	उच्च-स्तरीय व्हेरिलॉग एचडीएल डिझाइन उदाample file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv	DUT रॅपर जे DUT आणि इतर टेस्टबेंच घटकांना इन्स्टंट करते.
<design_example_dir>/hardware_test_design/ hwtest_sl/main_script.tcl	मुख्य file सिस्टम कन्सोलमध्ये प्रवेश करण्यासाठी.

डिझाइनचे अनुकरण करणे उदाampले टेस्टबेंच

आकृती 5. प्रक्रिया

टेस्टबेंचचे अनुकरण करण्यासाठी या चरणांचे अनुसरण करा:

कमांड प्रॉम्प्टवर, testbench सिम्युलेशन निर्देशिकेत बदलाample_dir>/उदाample_testbench. cd /उदाample_testbench
व्युत्पन्न केलेल्या प्रकल्पावर quartus_tlg चालवा file: quartus_tlg cpriphy_ftile_hw
ip-setup-simulation चालवा: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
तुमच्या पसंतीच्या समर्थित सिम्युलेटरसाठी सिम्युलेशन स्क्रिप्ट चालवा. स्क्रिप्ट संकलित करते आणि सिम्युलेटरमध्ये टेस्टबेंच चालवते. टेबलचा संदर्भ घ्या टेस्टबेंचचे अनुकरण करण्यासाठी पायऱ्या.
परिणामांचे विश्लेषण करा. यशस्वी टेस्टबेंचला पाच हायपरफ्रेम्स प्राप्त झाले आणि "PASSED" प्रदर्शित केले.

तक्ता 3. Synopsys VCS* सिम्युलेटरमध्ये टेस्टबेंचचे नक्कल करण्यासाठी पायऱ्या

सिम्युलेटर	सूचना
VCS	कमांड लाइनमध्ये, टाइप करा:
	sh run_vcs.sh
*चालू ठेवले…*

सिम्युलेटर	सूचना
VCS MX	कमांड लाइनमध्ये, टाइप करा:
	sh run_vcsmx.sh
ModelSim SE किंवा Questa किंवा Questa-Intel FPGA संस्करण	कमांड लाइनमध्ये, टाइप करा:
	vsim -do run_vsim.do
	तुम्ही GUI न आणता अनुकरण करण्यास प्राधान्य दिल्यास, टाइप करा:
	vsim -c -do run_vsim.do

खालील एसample आउटपुट 24.33024 CPRI चॅनेलसह 4 Gbps ची यशस्वी सिम्युलेशन चाचणी दर्शवते:

संकलन-केवळ प्रकल्प संकलित करणे

संकलन-केवळ संकलित करण्यासाठी माजीampप्रकल्पासाठी, या चरणांचे अनुसरण करा:

संकलित डिझाइनची खात्री करा उदाampले पिढी पूर्ण झाली.
इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअरमध्ये, इंटेल क्वार्टस प्राइम प्रो एडिशन प्रोजेक्ट उघडाample_dir>/compilation_test_design/cpriphy_ftile.qpf.

प्रक्रिया मेनूवर, संकलन प्रारंभ करा क्लिक करा.
यशस्वी संकलनानंतर, वेळेसाठी आणि संसाधनाच्या वापरासाठी अहवाल तुमच्या इंटेल क्वार्टस प्राइम प्रो एडिशन सत्रात उपलब्ध आहेत.

संबंधित माहिती
ब्लॉक-आधारित डिझाइन प्रवाह

डिझाईन संकलित करणे आणि कॉन्फिगर करणे उदाampहार्डवेअर मध्ये le

हार्डवेअर डिझाइन संकलित करण्यासाठी उदाample आणि आपल्या Intel Agilex डिव्हाइसवर कॉन्फिगर करा, या चरणांचे अनुसरण करा:

हार्डवेअर डिझाइनची खात्री करा उदाampले पिढी पूर्ण झाली.
इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअरमध्ये, इंटेल क्वार्टस प्राइम प्रोजेक्ट उघडाample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf.

.qsf संपादित करा file तुमच्या हार्डवेअरवर आधारित पिन नियुक्त करण्यासाठी.
प्रक्रिया मेनूवर, संकलन प्रारंभ करा क्लिक करा.
यशस्वी संकलनानंतर .sof file मध्ये उपलब्ध आहेample_dir>/hardware_test_design/output_files निर्देशिका.

हार्डवेअर डिझाइन एक्स प्रोग्राम करण्यासाठी या चरणांचे अनुसरण कराampइंटेल एजिलेक्स डिव्हाइसवर:

Intel Agilex I-series Transceiver Signal Integrity Development Kit होस्ट संगणकाशी कनेक्ट करा.
टीप: डेव्हलपमेंट किट पूर्वनिर्धारितपणे योग्य घड्याळ फ्रिक्वेन्सीसह प्रीप्रोग्राम केलेले आहे. फ्रिक्वेन्सी सेट करण्यासाठी तुम्हाला क्लॉक कंट्रोल ऍप्लिकेशन वापरण्याची गरज नाही.
टूल्स मेनूवर, प्रोग्रामर क्लिक करा.

प्रोग्रामरमध्ये, हार्डवेअर सेटअप वर क्लिक करा.
प्रोग्रामिंग डिव्हाइस निवडा.
मोड J वर सेट केल्याची खात्री कराTAG.

Intel Agilex डिव्हाइस निवडा आणि डिव्हाइस जोडा क्लिक करा. प्रोग्रामर तुमच्या बोर्डवरील उपकरणांमधील कनेक्शनचा ब्लॉक आकृती दाखवतो.
तुमच्या .sof सह पंक्तीमध्ये, .sof साठी बॉक्स चेक करा.
प्रोग्राम/कॉन्फिगर कॉलममधील बॉक्स चेक करा.

प्रारंभ क्लिक करा.

संबंधित माहिती

ब्लॉक-आधारित डिझाइन प्रवाह

प्रोग्रामिंग इंटेल FPGA डिव्हाइसेस
सिस्टम कन्सोलसह डिझाइनचे विश्लेषण आणि डीबगिंग

हार्डवेअर डिझाइनची चाचणी करणे उदाample

तुम्ही F-Tile CPRI PHY इंटेल FPGA IP कोर डिझाइन संकलित केल्यानंतरample आणि ते तुमच्या Intel Agilex डिव्हाइसवर कॉन्फिगर करा, तुम्ही IP कोर आणि त्याची PHY IP कोर रजिस्टर प्रोग्राम करण्यासाठी सिस्टम कन्सोल वापरू शकता.
सिस्टम कन्सोल चालू करण्यासाठी आणि हार्डवेअर डिझाइनची चाचणी घेण्यासाठी उदाampनंतर, या चरणांचे अनुसरण करा:

हार्डवेअर डिझाइन नंतर माजीample हे Intel Agilex डिव्हाइसवर कॉन्फिगर केले आहे, Intel Quartus Prime Pro Edition सॉफ्टवेअरमध्ये, Tools मेनूवर, System Debugging Tools ➤ System Console वर क्लिक करा.
Tcl कन्सोल उपखंडात, निर्देशिका बदलण्यासाठी cd hwtest टाइप कराample_dir>/hardware_test_design/hwtest_sl.
J शी कनेक्शन उघडण्यासाठी source main_script.tcl टाइप कराTAG मास्टर करा आणि चाचणी सुरू करा.

डिझाईन माजीample वर्णन

डिझाइन माजीample F-Tile CPRI PHY Intel FPGA IP कोरची मूलभूत कार्यक्षमता प्रदर्शित करते. तुम्ही Ex कडून डिझाइन तयार करू शकताampF-Tile CPRI PHY Intel FPGA IP पॅरामीटर एडिटरमध्ये le डिझाईन टॅब.
डिझाइन तयार करण्यासाठी उदाampप्रथम, तुम्ही तुमच्या अंतिम उत्पादनामध्ये निर्माण करू इच्छित असलेल्या IP कोर भिन्नतेसाठी प्रथम पॅरामीटर मूल्ये सेट करणे आवश्यक आहे. तुम्ही डिझाइन एक्स व्युत्पन्न करणे निवडू शकताampRS-FEC वैशिष्ट्यासह किंवा त्याशिवाय. RS-FEC वैशिष्ट्य 10.1376, 12.1651 आणि 24.33024 Gbps CPRI लाइन बिट दरांसह उपलब्ध आहे.
तक्ता 4. F-Tile CPRI PHY इंटेल FPGA IP कोर वैशिष्ट्य मॅट्रिक्स

CPRI लाइन बिट रेट (Gbps)	RS-FEC समर्थन	संदर्भ घड्याळ (MHz)	निर्धारक विलंब समर्थन
1.2288	नाही	153.6	होय
2.4576	नाही	153.6	होय
3.072	नाही	153.6	होय
4.9152	नाही	153.6	होय
6.144	नाही	153.6	होय
9.8304	नाही	153.6	होय
10.1376	सह आणि न	184.32	होय
12.1651	सह आणि न	184.32	होय
24.33024	सह आणि न	184.32	होय

वैशिष्ट्ये

डिझाइन तयार करा माजीampRS-FEC वैशिष्ट्यासह le
राउंड ट्रिप लेटन्सी काउंटसह मूलभूत पॅकेट तपासणी क्षमता

सिम्युलेशन डिझाइन उदाample

F-Tile CPRI PHY इंटेल FPGA IP डिझाइन माजीample एक सिम्युलेशन टेस्टबेंच आणि सिम्युलेशन व्युत्पन्न करते files जे तुम्ही सिम्युलेशन पर्याय निवडता तेव्हा F-Tile CPRI PHY Intel FPGA IP कोर इन्स्टंट करते.

आकृती 6. 10.1316, 12.1651 आणि 24.33024 Gbps (RS-FEC सह आणि शिवाय) लाईन रेटसाठी ब्लॉक डायग्राम

आकृती 7. 1.228, 2.4576, 3.072, 4.9152, 6.144, आणि 9.8304 Gbps लाइन रेटसाठी ब्लॉक डायग्राम

या डिझाइनमध्ये माजीampले, सिम्युलेशन टेस्टबेंच स्टार्टअप आणि लॉक, ट्रान्समिट आणि रिसीव्ह पॅकेट्सची प्रतीक्षा यासारखी मूलभूत कार्यक्षमता प्रदान करते.
यशस्वी चाचणी रन खालील वर्तनाची पुष्टी करणारे आउटपुट प्रदर्शित करते:

क्लायंट लॉजिक आयपी कोर रीसेट करते.

क्लायंट लॉजिक RX डेटापाथ अलाइनमेंटची वाट पाहत आहे.
क्लायंट लॉजिक TX MII इंटरफेसवर हायपरफ्रेम प्रसारित करते आणि RX MII इंटरफेसवर पाच हायपरफ्रेम मिळण्याची प्रतीक्षा करते. हायपरफ्रेम्स MII इंटरफेसवर CPRI v7.0 वैशिष्ट्यांनुसार प्रसारित आणि प्राप्त होतात.
टीप: 1.2, 2.4, 3, 4.9, 6.1 आणि 9.8 Gbps लाईन रेट लक्ष्यित करणार्‍या CPRI डिझाईन्स 8b/10b इंटरफेस वापरतात आणि 10.1, 12.1 आणि 24.3 Gbps (RS-FEC सह आणि शिवाय) MII इंटरफेस वापरतात. हे डिझाइन माजीample मध्ये TX ते RX पर्यंत राउंड ट्रिप लेटन्सी मोजण्यासाठी एक राउंड ट्रिप काउंटर समाविष्ट आहे.
क्लायंट लॉजिक राऊंड ट्रिप लेटन्सी व्हॅल्यू वाचते आणि काउंटरने राउंड ट्रिप लेटन्सी काउंट पूर्ण केल्यावर RX MII बाजूला हायपरफ्रेम डेटाची सामग्री आणि शुद्धता तपासते.

संबंधित माहिती

CPRI तपशील

हार्डवेअर डिझाइन उदाample

आकृती 8. हार्डवेअर डिझाइन उदाampले ब्लॉक डायग्राम

नोंद

2.4/4.9/9.8 Gbps सीपीआरआय लाइन दरांसह CPRI डिझाइन 8b/10b इंटरफेस वापरतात आणि इतर सर्व CPRI लाइन दरांच्या डिझाइनमध्ये MII इंटरफेस वापरतात.
2.4/4.9/9.8 Gbps सीपीआरआय लाइन दरांसह CPRI डिझाइनसाठी 153.6 MHz ट्रान्सीव्हर संदर्भ घड्याळ आवश्यक आहे आणि इतर सर्व CPRI लाइन दरांना 184.32 MHz आवश्यक आहे.

F-Tile CPRI PHY इंटेल FPGA IP कोर हार्डवेअर डिझाइन उदाample मध्ये खालील घटक समाविष्ट आहेत:

F-Tile CPRI PHY इंटेल FPGA IP कोर.
पॅकेट क्लायंट लॉजिक ब्लॉक जो ट्रॅफिक व्युत्पन्न करतो आणि प्राप्त करतो.
राउंड ट्रिप काउंटर.

s व्युत्पन्न करण्यासाठी IOPLLampलिंग क्लॉक फॉर डिटरमिनिस्टिक लेटन्सी लॉजिक आयपीच्या आत आणि टेस्टबेंचवर राउंड ट्रिप काउंटर घटक.
IP साठी सिस्टम घड्याळे व्युत्पन्न करण्यासाठी सिस्टम PLL.
Avalon®-MM अॅड्रेस डिकोडर CPRI, Transceiver आणि इथरनेट मॉड्यूल्ससाठी रीकॉन्फिगरेशन अॅड्रेस स्पेस डीकोड करण्यासाठी पुनर्रचना प्रवेश दरम्यान.

रिसेट करण्यासाठी आणि घड्याळे आणि काही स्टेटस बिट्सचे निरीक्षण करण्यासाठी स्त्रोत आणि प्रोब.
JTAG कंट्रोलर जो सिस्टम कन्सोलशी संवाद साधतो. तुम्ही सिस्टम कन्सोलद्वारे क्लायंट लॉजिकशी संवाद साधता.

इंटरफेस सिग्नल

तक्ता 5. डिझाईन उदाampले इंटरफेस सिग्नल

सिग्नल	दिशा	वर्णन
ref_clk100MHz	इनपुट	सर्व पुनर्रचना इंटरफेसवर CSR प्रवेशासाठी इनपुट घड्याळ. 100 MHz वर चालवा.
i_clk_ref[0]	इनपुट	सिस्टम PLL साठी संदर्भ घड्याळ. 156.25 MHz वर चालवा.
i_clk_ref[1]	इनपुट	ट्रान्सीव्हर संदर्भ घड्याळ. येथे चालवा • CPRI लाइन रेट 153.6, 1.2, 2.4, 3, 4.9, आणि 6.1 Gbps साठी 9.8 MHz. • CPRI लाइनसाठी 184.32 MHz RS-FEC सह आणि शिवाय 10.1,12.1, आणि 24.3 Gbps दर आहेत.
i_rx_सिरियल[n]	इनपुट	ट्रान्सीव्हर PHY इनपुट सीरियल डेटा.
o_tx_सिरियल[n]	आउटपुट	ट्रान्सीव्हर PHY आउटपुट सीरियल डेटा.

डिझाईन माजीample नोंदणी

तक्ता 6. डिझाईन उदाample नोंदणी

चॅनल क्रमांक	मूळ पत्ता (बाइट पत्ता)	नोंदणी प्रकार
0	0x00000000	CPRI PHY रीकॉन्फिगरेशन चॅनल 0 साठी नोंदणी करते
	0x00100000	इथरनेट रीकॉन्फिगरेशन चॅनल 0 साठी नोंदणी करते
	0x00200000	ट्रान्सीव्हर रीकॉन्फिगरेशन चॅनल 0 साठी नोंदणी करते
1(2)	0x01000000	CPRI PHY रीकॉन्फिगरेशन चॅनल 1 साठी नोंदणी करते
	0x01100000	इथरनेट रीकॉन्फिगरेशन चॅनल 1 साठी नोंदणी करते
	0x01200000	ट्रान्सीव्हर रीकॉन्फिगरेशन चॅनल 1 साठी नोंदणी करते
2(2)	0x02000000	CPRI PHY रीकॉन्फिगरेशन चॅनल 2 साठी नोंदणी करते
	0x02100000	इथरनेट रीकॉन्फिगरेशन चॅनल 2 साठी नोंदणी करते
	0x02200000	ट्रान्सीव्हर रीकॉन्फिगरेशन चॅनल 2 साठी नोंदणी करते
*चालू ठेवले…*

चॅनल क्रमांक	मूळ पत्ता (बाइट पत्ता)	नोंदणी प्रकार
3(2)	0x03000000	CPRI PHY रीकॉन्फिगरेशन चॅनल 3 साठी नोंदणी करते
	0x03100000	इथरनेट रीकॉन्फिगरेशन चॅनल 3 साठी नोंदणी करते
	0x03200000	ट्रान्सीव्हर रीकॉन्फिगरेशन चॅनल 3 साठी नोंदणी करते

जर चॅनेलचा वापर केला नसेल तर ही रजिस्टर्स आरक्षित आहेत.

F-Tile CPRI PHY इंटेल FPGA IP डिझाइन उदाample वापरकर्ता मार्गदर्शक संग्रहण

IP कोर आवृत्ती सूचीबद्ध नसल्यास, मागील IP कोर आवृत्तीसाठी वापरकर्ता मार्गदर्शक लागू होतो.

इंटेल क्वार्टस प्राइम आवृत्ती	आयपी कोर आवृत्ती	वापरकर्ता मार्गदर्शक
21.2	2.0.0	F-Tile CPRI PHY इंटेल FPGA IP डिझाइन उदाampवापरकर्ता मार्गदर्शक

F-Tile CPRI PHY इंटेल FPGA IP डिझाइन उदा. साठी दस्तऐवज पुनरावृत्ती इतिहासampवापरकर्ता मार्गदर्शक

दस्तऐवज आवृत्ती	इंटेल क्वार्टस प्राइम आवृत्ती	आयपी आवृत्ती	बदल
2021.10.04	21.3	3.0.0	विभागात नवीन सिम्युलेटरसाठी समर्थन जोडले: हार्डवेअर आणि सॉफ्टवेअर आवश्यकता. विभागातील अद्ययावत पायऱ्या: डिझाइनचे अनुकरण करणे उदाampले टेस्टबेंच. नवीन लाइन दर माहितीसह खालील विभाग अद्यतनित केले: डिझाईन माजीample वर्णन सिम्युलेशन डिझाइन उदाample इंटरफेस सिग्नल विभागातील पत्ता अपडेट केला: डिझाईन माजीample नोंदणी.
2021.06.21	21.2	2.0.0	प्रारंभिक प्रकाशन.

इंटेल कॉर्पोरेशन. सर्व हक्क राखीव. इंटेल, इंटेल लोगो आणि इतर इंटेल चिन्ह हे इंटेल कॉर्पोरेशन किंवा त्याच्या उपकंपन्यांचे ट्रेडमार्क आहेत. इंटेल त्याच्या FPGA आणि सेमीकंडक्टर उत्पादनांच्या कार्यप्रदर्शनास इंटेलच्या मानक वॉरंटीनुसार वर्तमान वैशिष्ट्यांनुसार वॉरंटी देते, परंतु कोणत्याही वेळी कोणतीही सूचना न देता कोणतीही उत्पादने आणि सेवांमध्ये बदल करण्याचा अधिकार राखून ठेवते. इंटेलने लिखित स्वरूपात स्पष्टपणे मान्य केल्याशिवाय येथे वर्णन केलेल्या कोणत्याही माहिती, उत्पादन किंवा सेवेच्या अर्जामुळे किंवा वापरामुळे उद्भवणारी कोणतीही जबाबदारी किंवा दायित्व स्वीकारत नाही. इंटेल ग्राहकांना कोणत्याही प्रकाशित माहितीवर विसंबून राहण्यापूर्वी आणि उत्पादने किंवा सेवांसाठी ऑर्डर देण्यापूर्वी डिव्हाइस वैशिष्ट्यांची नवीनतम आवृत्ती प्राप्त करण्याचा सल्ला दिला जातो.
*इतर नावे आणि ब्रँडवर इतरांची मालमत्ता म्हणून दावा केला जाऊ शकतो.

कागदपत्रे / संसाधने

intel F-Tile CPRI PHY FPGA IP डिझाइन उदाample [pdf] वापरकर्ता मार्गदर्शक
F-Tile CPRI PHY FPGA IP डिझाइन उदाample, PHY FPGA IP डिझाइन उदाample, F-Tile CPRI IP डिझाइन उदाampले, आयपी डिझाइन उदाampले, आयपी डिझाइन

संदर्भ

वापरकर्ता मॅन्युअल

intel F-Tile CPRI PHY FPGA IP डिझाइन उदाample

द्रुत प्रारंभ मार्गदर्शक

हार्डवेअर आणि सॉफ्टवेअर आवश्यकता

डिझाइन तयार करणे

निर्देशिका संरचना

डिझाइनचे अनुकरण करणे उदाampले टेस्टबेंच

संकलन-केवळ प्रकल्प संकलित करणे

डिझाईन संकलित करणे आणि कॉन्फिगर करणे उदाampहार्डवेअर मध्ये le

हार्डवेअर डिझाइनची चाचणी करणे उदाample

डिझाईन माजीample वर्णन

वैशिष्ट्ये

सिम्युलेशन डिझाइन उदाample

हार्डवेअर डिझाइन उदाample

इंटरफेस सिग्नल

डिझाईन माजीample नोंदणी

F-Tile CPRI PHY इंटेल FPGA IP डिझाइन उदाample वापरकर्ता मार्गदर्शक संग्रहण

F-Tile CPRI PHY इंटेल FPGA IP डिझाइन उदा. साठी दस्तऐवज पुनरावृत्ती इतिहासampवापरकर्ता मार्गदर्शक

कागदपत्रे / संसाधने

संदर्भ

एक टिप्पणी द्या

उत्तर रद्द करा