Intel F-Tile CPRI PHY FPGA IP-Design Bspample
Kurzanleitung
Der F-Tile CPRI PHY Intel® FPGA IP-Core bietet eine Simulationstestbench und Hardware-Design-ExampDatei, die Kompilierung und Hardwaretests unterstützt. Wenn Sie das Design generieren, zample erstellt der Parametereditor automatisch die fileEs ist notwendig, das Design in Hardware zu simulieren, zu kompilieren und zu testen.
Intel bietet auch eine Compilation-Only-Ex anample-Projekt, das Sie verwenden können, um den IP-Kernbereich und das Timing schnell abzuschätzen.
Der F-Tile CPRI PHY Intel FPGA IP-Core bietet die Möglichkeit, Design-Ex zu generierenampDateien für alle unterstützten Kombinationen aus Anzahl der CPRI-Kanäle und CPRI-Leitungsbitraten. Die Testbench und Design example unterstützen zahlreiche Parameterkombinationen des F-Tile CPRI PHY Intel FPGA IP-Kerns.
Abbildung 1. Entwicklungsschritte für das Design Example
Zugehörige Informationen
- F-Tile CPRI PHY Intel FPGA IP-Benutzerhandbuch
- Ausführliche Informationen zu F-tile CPRI PHY IP.
- F-Tile CPRI PHY Intel FPGA IP Versionshinweise
- Die IP-Versionshinweise listen IP-Änderungen in einer bestimmten Version auf.
Hardware- und Softwareanforderungen
Ex testenample design verwenden Sie folgende Hard- und Software:
- Intel Quartus® Prime Pro Edition-Software
- Systemkonsole
- Unterstützte Simulatoren:
- Synopsys* VCS*
- Zusammenfassung VCS MX
- Siemens* EDA ModelSim* SE oder Questa* – Questa-Intel FPGA Edition
Generieren des Designs
Abbildung 2. Verfahren
Abbildung 3. Bspample Design Tab im IP Parameter Editor
So erstellen Sie ein Intel Quartus Prime Pro Edition-Projekt:
- Klicken Sie in der Intel Quartus Prime Pro Edition auf File ➤ New Project Wizard, um ein neues Quartus Prime-Projekt zu erstellen, oder File ➤ Projekt öffnen, um ein vorhandenes Intel Quartus Prime-Projekt zu öffnen. Der Assistent fordert Sie auf, ein Gerät anzugeben.
- Geben Sie die Gerätefamilie Agilex (I-Serie) an und wählen Sie ein Gerät aus, das all diese Anforderungen erfüllt:
- Transceiver-Kachel ist F-Kachel
- Die Transceiver-Geschwindigkeitsklasse ist -1 oder -2
- Kerngeschwindigkeitsgrad ist -1 oder -2 oder -3
- Klicken Sie auf „Fertig stellen“.
Befolgen Sie diese Schritte, um das F-Tile-CPRI-PHY-Intel-FPGA-IP-Hardwaredesign zu generieren, zampDatei und Testbench:
- Suchen und wählen Sie im IP-Katalog F-Tile CPRI PHY Intel FPGA IP. Das Fenster Neue IP-Variation wird angezeigt.
- Geben Sie einen Namen der obersten Ebene an für Ihre benutzerdefinierte IP-Variation. Der Parametereditor speichert die IP-Variationseinstellungen in a file genannt .ip.
- OK klicken. Der Parametereditor erscheint.
- Geben Sie auf der Registerkarte IP die Parameter für Ihre IP-Core-Variation an.
- Auf der Example Design tab, unter Exampdas Design Files, wählen Sie die Option Simulation aus, um die Testbench und das Nur-Kompilierungs-Projekt zu generieren. Wählen Sie die Option Synthese, um das Hardware-Design ex zu generierenample. Sie müssen mindestens eine der Simulations- und Syntheseoptionen auswählen, um das Design ex zu generierenample.
- Auf der ExampWählen Sie auf der Registerkarte Design unter Generiertes HDL-Format Verilog HDL oder VHDL aus. Wenn Sie VHDL auswählen, müssen Sie die Testbench mit einem Mixed-Language-Simulator simulieren. Das Prüfobjekt im ex_ Verzeichnis ist ein VHDL-Modell, aber die Haupttestbench file ist ein System-Verilog file.
- Klicken Sie auf Ex generierenample Design-Schaltfläche. Das ausgewählte ExampDas Fenster „Designverzeichnis“ wird angezeigt.
- Wenn Sie das Design ändern möchten, zample Verzeichnispfad oder -name von den angezeigten Standardwerten (cpriphy_ftile_0_example_design), navigieren Sie zum neuen Pfad und geben Sie das neue Design ein, zample Verzeichnisname (ample_dir>).
Verzeichnisaufbau
Das F-Tile CPRI PHY Intel FPGA IP-Core-Design example file Verzeichnisse enthalten die folgenden generierten files für das Design example.
Abbildung 4. Verzeichnisstruktur des generierten Exampdas Design
Tabelle 1. Testbench File Beschreibungen
| File Namen | Beschreibung |
| Key Testbench und Simulation Files | |
| <design_example_dir>/ example_testbench/basic_avl_tb_top.sv | Prüfstand auf höchstem Niveau file. Die Testbench instanziiert den DUT-Wrapper und führt Verilog-HDL-Tasks aus, um Pakete zu generieren und zu akzeptieren. |
| <design_example_dir>/ example_testbench/ cpriphy_ftile_wrapper.sv | DUT-Wrapper, der DUT und andere Testbench-Komponenten instanziiert. |
| Testbench-Skripte(1) | |
| <design_example_dir>/ example_testbench/run_vsim.do | Das Skript Siemens EDA ModelSim SE oder Questa oder Questa-Intel FPGA Edition zum Ausführen der Testbench. |
| <design_example_dir>/ example_testbench/run_vcs.sh | Das Synopsys VCS-Skript zum Ausführen der Testbench. |
| <design_example_dir>/ example_testbench/run_vcsmx.sh | Das Synopsys VCS MX-Skript (kombiniert Verilog HDL und SystemVerilog mit VHDL) zum Ausführen der Testbench. |
Ignorieren Sie alle anderen Simulatorskripte in derample_dir>/example_testbench/ Ordner.
Tabelle 2. Hardwaredesign Bspample File Beschreibungen
| File Namen | Beschreibungen |
| <design_example_dir>/hardware_test_design/cpriphy_ftile_hw.qpf | Intel Quartus Prime-Projekt file. |
| <design_example_dir>/hardware_test_design/cpriphy_ftile_hw.qsf | Intel Quartus Prime-Projekteinstellung file. |
| <design_example_dir>/hardware_test_design/cpriphy_ftile_hw.sdc | Synopsys Designeinschränkungen files. Sie können diese kopieren und ändern files für Ihr eigenes Intel Agilex™-Design. |
| <design_example_dir>/hardware_test_design/cpriphy_ftile_hw.v | Verilog HDL-Design auf höchstem Niveau, zample file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv | DUT-Wrapper, der DUT und andere Testbench-Komponenten instanziiert. |
| <design_example_dir>/hardware_test_design/hwtest_sl/main_script.tcl | Hauptsächlich file für den Zugriff auf die Systemkonsole. |
Simulation des Designs Bspampdie Testbench
Abbildung 5. Verfahren
Gehen Sie folgendermaßen vor, um die Testbench zu simulieren:
- Wechseln Sie an der Eingabeaufforderung in das Simulationsverzeichnis der Testbenchample_dir>/example_testbench. CD /example_testbench
- Führen Sie quartus_tlg für das generierte Projekt aus file: quartus_tlg cpriphy_ftile_hw
- Führen Sie ip-setup-simulation aus: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
- Führen Sie das Simulationsskript für den unterstützten Simulator Ihrer Wahl aus. Das Skript kompiliert und führt die Testbench im Simulator aus. Siehe Tabelle Schritte zum Simulieren der Testbench.
- Analysieren Sie die Ergebnisse. Die erfolgreiche Testbench erhielt fünf Hyperframes und zeigt „PASSED“ an.
Tabelle 3. Schritte zum Simulieren der Testbench im Synopsys VCS*-Simulator
| Simulator | Anweisungen | |
| VCS | Geben Sie in der Befehlszeile Folgendes ein: | |
| sh run_vcs.sh | ||
| Fortsetzung… | ||
| Simulator | Anweisungen | |
| VCSMX | Geben Sie in der Befehlszeile Folgendes ein: | |
| sh run_vcsmx.sh | ||
| ModelSim SE oder Questa oder Questa-Intel FPGA Edition | Geben Sie in der Befehlszeile Folgendes ein: | |
| vsim -do run_vsim.do | ||
| Wenn Sie es vorziehen zu simulieren, ohne die GUI aufzurufen, geben Sie Folgendes ein: | ||
| vsim -c -do run_vsim.do | ||
Die folgendenampDie folgende Ausgabe zeigt einen erfolgreichen Simulationstestlauf für 24.33024 Gbit/s mit 4 CPRI-Kanälen:
Kompilieren des Compilation-Only-Projekts
Um die Compilation-only zu kompilieren, zampFühren Sie für das Projekt die folgenden Schritte aus:
- Zusammenstellungsdesign sicherstellen, zampDie Generierung ist abgeschlossen.
- Öffnen Sie in der Intel Quartus Prime Pro Edition-Software das Intel Quartus Prime Pro Edition-Projektample_dir>/compilation_test_design/cpriphy_ftile.qpf.
- Klicken Sie im Menü Verarbeitung auf Kompilierung starten.
- Nach erfolgreicher Kompilierung sind Berichte zum Timing und zur Ressourcenauslastung in Ihrer Intel Quartus Prime Pro Edition-Sitzung verfügbar.
Zugehörige Informationen
Blockbasierte Designabläufe
Kompilieren und Konfigurieren des Designs BspampDatei in Hardware
Um das Hardware-Design zu kompilieren, zampFühren Sie die folgenden Schritte aus, um die Datei zu speichern und auf Ihrem Intel Agilex-Gerät zu konfigurieren:
- Stellen Sie das Hardwaredesign sicher, zampDie Generierung ist abgeschlossen.
- Öffnen Sie in der Intel Quartus Prime Pro Edition-Software das Intel Quartus Prime-Projektample_dir>/hardware_test_design/cpriphy_ftile_hw.qpf.
- Bearbeiten Sie die .qsf-Datei file um Pins basierend auf Ihrer Hardware zuzuweisen.
- Klicken Sie im Menü Verarbeitung auf Kompilierung starten.
- Nach erfolgreicher Kompilierung wird eine .sof file ist verfügbar inample_dir>/hardware_test_design/output_files-Verzeichnis.
Befolgen Sie diese Schritte, um das Hardwaredesign zu programmieren, zampDatei auf dem Intel Agilex-Gerät:
- Verbinden Sie das Intel Agilex I-Series Transceiver Signal Integrity Development Kit mit dem Host-Computer.
Hinweis: Das Entwicklungskit ist standardmäßig mit den richtigen Taktfrequenzen vorprogrammiert. Sie müssen die Clock Control-Anwendung nicht verwenden, um die Frequenzen einzustellen. - Klicken Sie im Menü Extras auf Programmierer.
- Klicken Sie im Programmer auf Hardware Setup.
- Wählen Sie ein Programmiergerät aus.
- Stellen Sie sicher, dass Modus auf J eingestellt istTAG.
- Wählen Sie das Intel Agilex-Gerät aus und klicken Sie auf Gerät hinzufügen. Der Programmierer zeigt ein Blockdiagramm der Verbindungen zwischen den Geräten auf Ihrer Platine an.
- Aktivieren Sie in der Zeile mit Ihrer .sof-Datei das Kontrollkästchen für die .sof-Datei.
- Aktivieren Sie das Kontrollkästchen in der Spalte Programm/Konfigurieren.
- Klicken Sie auf „Start“.
Zugehörige Informationen
- Blockbasierte Designabläufe
- Programmieren von Intel FPGA-Geräten
- Analysieren und Debuggen von Designs mit der Systemkonsole
Testen des Hardwaredesigns Bspample
Nachdem Sie das F-Tile CPRI PHY Intel FPGA IP-Core-Design kompiliert haben, zample speichern und auf Ihrem Intel Agilex-Gerät konfigurieren, können Sie die Systemkonsole verwenden, um den IP-Core und seine PHY-IP-Core-Register zu programmieren.
So schalten Sie die Systemkonsole ein und testen das Hardwaredesign, zampie, folgen Sie diesen Schritten:
- Nach dem Hardware-Design zampWenn die Datei auf dem Intel Agilex-Gerät konfiguriert ist, klicken Sie in der Intel Quartus Prime Pro Edition-Software im Menü Extras auf System-Debugging-Tools ➤ Systemkonsole.
- Geben Sie im Tcl-Konsolenbereich cd hwtest ein, um in das Verzeichnis zu wechselnample_dir>/hardware_test_design/hwtest_sl.
- Geben Sie source main_script.tcl ein, um eine Verbindung zum JTAG master und starten Sie den Test.
Design Bspample Beschreibung
Das Design zample demonstriert die grundlegende Funktionalität des F-Tile CPRI PHY Intel FPGA IP-Kerns. Sie können das Design aus der Ex generierenample Design im F-Tile CPRI PHY Intel FPGA IP Parameter Editor.
Um das Design zu generieren, zample müssen Sie zunächst die Parameterwerte für die IP-Core-Variation festlegen, die Sie in Ihrem Endprodukt generieren möchten. Sie können wählen, ob Sie das Design ex generieren möchtenampDatei mit oder ohne RS-FEC-Funktion. Die RS-FEC-Funktion ist mit CPRI-Leitungsbitraten von 10.1376, 12.1651 und 24.33024 Gbps verfügbar.
Tabelle 4. F-Tile CPRI PHY Intel FPGA IP Core Funktionsmatrix
| Bitrate der CPRI-Leitung (Gbit/s) | RS-FEC-Unterstützung | Referenztakt (MHz) | Deterministische Latenzunterstützung |
| 1.2288 | NEIN | 153.6 | Ja |
| 2.4576 | NEIN | 153.6 | Ja |
| 3.072 | NEIN | 153.6 | Ja |
| 4.9152 | NEIN | 153.6 | Ja |
| 6.144 | NEIN | 153.6 | Ja |
| 9.8304 | NEIN | 153.6 | Ja |
| 10.1376 | Mit und ohne | 184.32 | Ja |
| 12.1651 | Mit und ohne | 184.32 | Ja |
| 24.33024 | Mit und ohne | 184.32 | Ja |
Merkmale
- Generieren Sie das Design zampDatei mit RS-FEC-Funktion
- Grundlegende Paketprüfungsfunktionen, einschließlich Roundtrip-Latenzzählung
Simulationsdesign Bspample
Das F-Tile CPRI PHY Intel FPGA IP-Design example generiert eine Simulation Testbench und Simulation files, das den F-Tile CPRI PHY Intel FPGA IP-Kern instanziiert, wenn Sie die Simulationsoption auswählen.
Abbildung 6. Blockdiagramm für Leitungsraten von 10.1316, 12.1651 und 24.33024 Gbit/s (mit und ohne RS-FEC).
Abbildung 7. Blockdiagramm für Leitungsraten von 1.228, 2.4576, 3.072, 4.9152, 6.144 und 9.8304 Gbit/s
In diesem Design zample bietet die Simulationstestbench grundlegende Funktionen wie Start und Warten auf Sperre, Senden und Empfangen von Paketen.
Der erfolgreiche Testlauf zeigt eine Ausgabe an, die das folgende Verhalten bestätigt:
- Die Client-Logik setzt den IP-Core zurück.
- Die Clientlogik wartet auf die RX-Datenpfadausrichtung.
- Die Client-Logik überträgt Hyperframes auf der TX-MII-Schnittstelle und wartet darauf, dass fünf Hyperframes auf der RX-MII-Schnittstelle empfangen werden. Hyperframes werden auf der MII-Schnittstelle gemäß den Spezifikationen von CPRI v7.0 gesendet und empfangen.
Notiz: Die CPRI-Designs, die auf eine Leitungsrate von 1.2, 2.4, 3, 4.9, 6.1 und 9.8 Gbit/s abzielen, verwenden eine 8b/10b-Schnittstelle, und die Designs, die auf 10.1, 12.1 und 24.3 Gbit/s (mit und ohne RS-FEC) abzielen, verwenden eine MII-Schnittstelle. Dieses Design zample enthält einen Roundtrip-Zähler, um die Roundtrip-Latenz von TX zu RX zu zählen. - Die Client-Logik liest den Roundtrip-Latenzwert und prüft den Inhalt und die Korrektheit der Hyperframes-Daten auf der RX MII-Seite, sobald der Zähler die Roundtrip-Latenzzählung vervollständigt hat.
Zugehörige Informationen
- CPRI-Spezifikationen
Hardware-Design Bspample
Abbildung 8. Hardwaredesign Bspampdas Blockdiagramm
Notiz
- Die CPRI-Designs mit 2.4/4.9/9.8 Gbps CPRI-Leitungsraten verwenden eine 8b/10b-Schnittstelle und alle anderen CPRI-Leitungsraten-Designs verwenden eine MII-Schnittstelle.
- Die CPRI-Designs mit 2.4/4.9/9.8 Gbps CPRI-Leitungsraten benötigen 153.6 MHz Transceiver-Referenztakt und alle anderen CPRI-Leitungsraten benötigen 184.32 MHz.
Das F-Tile CPRI PHY Intel FPGA IP-Core-Hardwaredesign zample enthält die folgenden Komponenten:
- F-Tile CPRI PHY Intel FPGA IP-Core.
- Paket-Client-Logikblock, der Datenverkehr generiert und empfängt.
- Roundtrip-Zähler.
- IOPLL zum Generieren von sampLing Clock für deterministische Latenzlogik innerhalb des IP und Roundtrip-Counter-Komponente auf der Testbench.
- System-PLL zum Generieren von Systemtakten für das IP.
- Avalon®-MM-Adressdecoder zum Decodieren des Rekonfigurationsadressraums für CPRI-, Transceiver- und Ethernet-Module während Rekonfigurationszugriffen.
- Quellen und Sonden zum Aktivieren von Resets und Überwachen der Takte und einiger Statusbits.
- JTAG Controller, der mit der Systemkonsole kommuniziert. Sie kommunizieren mit der Client-Logik über die Systemkonsole.
Schnittstellensignale
Tabelle 5. Design Bspample Schnittstellensignale
| Signal | Richtung | Beschreibung |
| ref_clk100MHz | Eingang | Eingangstakt für CSR-Zugriff auf alle Rekonfigurationsschnittstellen. Fahren Sie mit 100 MHz. |
| i_clk_ref[0] | Eingang | Referenztakt für System PLL. Fahren Sie mit 156.25 MHz. |
| i_clk_ref[1] | Eingang | Transceiver-Referenzuhr. Fahrt auf
• 153.6 MHz für CPRI-Leitungsrate 1.2, 2.4, 3, 4.9, 6.1 und 9.8 Gbit/s. • 184.32 MHz für CPRI-Leitungsraten 10.1,12.1, 24.3 und XNUMX Gbit/s mit und ohne RS-FEC. |
| i_rx_serial[n] | Eingang | Serielle Daten des Transceiver-PHY-Eingangs. |
| o_tx_serial[n] | Ausgabe | Transceiver PHY gibt serielle Daten aus. |
Design Bspample Register
Tabelle 6. Design Bspample Register
| Kanalnummer | Basisadresse (Byte-Adresse) | Registertyp |
|
0 |
0 x 00000000 | CPRI PHY Rekonfigurationsregister für Kanal 0 |
| 0 x 00100000 | Ethernet-Rekonfigurationsregister für Kanal 0 | |
| 0 x 00200000 | Transceiver-Rekonfigurationsregister für Kanal 0 | |
|
1(2) |
0 x 01000000 | CPRI PHY Rekonfigurationsregister für Kanal 1 |
| 0 x 01100000 | Ethernet-Rekonfigurationsregister für Kanal 1 | |
| 0 x 01200000 | Transceiver-Rekonfigurationsregister für Kanal 1 | |
|
2(2) |
0 x 02000000 | CPRI PHY Rekonfigurationsregister für Kanal 2 |
| 0 x 02100000 | Ethernet-Rekonfigurationsregister für Kanal 2 | |
| 0 x 02200000 | Transceiver-Rekonfigurationsregister für Kanal 2 | |
| Fortsetzung… | ||
| Kanalnummer | Basisadresse (Byte-Adresse) | Registertyp |
|
3(2) |
0 x 03000000 | CPRI PHY Rekonfigurationsregister für Kanal 3 |
| 0 x 03100000 | Ethernet-Rekonfigurationsregister für Kanal 3 | |
| 0 x 03200000 | Transceiver-Rekonfigurationsregister für Kanal 3 |
Diese Register sind reserviert, wenn der Kanal nicht verwendet wird.
F-Tile CPRI PHY Intel FPGA IP Design Bspample Archiv des Benutzerhandbuchs
Wenn eine IP-Core-Version nicht aufgeführt ist, gilt das Benutzerhandbuch für die vorherige IP-Core-Version.
| Intel Quartus Prime-Version | IP-Core-Version | Benutzerhandbuch |
| 21.2 | 2.0.0 | F-Tile CPRI PHY Intel FPGA IP Design Bspample Benutzerhandbuch |
Dokumentrevisionshistorie für F-Tile CPRI PHY Intel FPGA IP Design Example Benutzerhandbuch
| Dokumentversion | Intel Quartus Prime-Version | IP-Version | Änderungen |
| 2021.10.04 | 21.3 | 3.0.0 |
|
| 2021.06.21 | 21.2 | 2.0.0 | Erstveröffentlichung. |
Intel Corporation. Alle Rechte vorbehalten. Intel, das Intel-Logo und andere Intel-Marken sind Marken der Intel Corporation oder ihrer Tochtergesellschaften. Intel garantiert die Leistung seiner FPGA- und Halbleiterprodukte gemäß den aktuellen Spezifikationen gemäß Intels Standardgewährleistung, behält sich jedoch das Recht vor, jederzeit ohne Vorankündigung Änderungen an Produkten und Diensten vorzunehmen. Intel übernimmt keine Verantwortung oder Haftung, die sich aus der Anwendung oder Verwendung von hierin beschriebenen Informationen, Produkten oder Diensten ergeben, es sei denn, Intel hat ausdrücklich schriftlich zugestimmt. Intel-Kunden wird empfohlen, die neueste Version der Gerätespezifikationen zu beschaffen, bevor sie sich auf veröffentlichte Informationen verlassen und bevor sie Produkte oder Dienstleistungen bestellen.
*Andere Namen und Marken können Eigentum Dritter sein.
Dokumente / Ressourcen
 |
Intel F-Tile CPRI PHY FPGA IP-Design Bspample [pdf] Benutzerhandbuch F-Tile CPRI PHY FPGA IP-Design Bspample, PHY FPGA IP-Design Bspample, F-Tile CPRI IP Design Bspample, IP-Design-Example, IP-Design |
