intel F-Tile CPRI PHY FPGA IP Design Example
ຄູ່ມືເລີ່ມຕົ້ນດ່ວນ
F-Tile CPRI PHY Intel® FPGA IP core ສະຫນອງການທົດລອງ simulation ແລະການອອກແບບຮາດແວ example ທີ່ສະຫນັບສະຫນູນການລວບລວມແລະການທົດສອບຮາດແວ. ເມື່ອທ່ານສ້າງການອອກແບບ exampດັ່ງນັ້ນ, ຕົວແກ້ໄຂພາລາມິເຕີຈະສ້າງອັດຕະໂນມັດ files ມີຄວາມຈໍາເປັນເພື່ອຈໍາລອງ, ລວບລວມ, ແລະການທົດສອບການອອກແບບໃນຮາດແວ.
Intel ຍັງສະຫນອງການລວບລວມພຽງແຕ່ example ໂຄງການທີ່ທ່ານສາມາດນໍາໃຊ້ເພື່ອປະເມີນພື້ນທີ່ຫຼັກ IP ແລະເວລາຢ່າງໄວວາ.
F-Tile CPRI PHY Intel FPGA IP core ສະຫນອງຄວາມສາມາດໃນການສ້າງການອອກແບບ examples ສໍາລັບການປະສົມປະສານທີ່ສະຫນັບສະຫນູນທັງຫມົດຂອງຈໍານວນຊ່ອງ CPRI ແລະອັດຕາບິດເສັ້ນ CPRI. The testbench ແລະການອອກແບບ example ສະຫນັບສະຫນູນການປະສົມພາລາມິເຕີຈໍານວນຫລາຍຂອງ F-Tile CPRI PHY Intel FPGA IP core.
ຮູບທີ 1. ຂັ້ນຕອນການພັດທະນາສໍາລັບການອອກແບບ Example
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
- F-Tile CPRI PHY ຄູ່ມືຜູ້ໃຊ້ Intel FPGA IP
- ສໍາລັບລາຍລະອຽດກ່ຽວກັບ F-tile CPRI PHY IP.
- F-Tile CPRI PHY Intel FPGA IP ບັນທຶກການປ່ອຍ
- IP Release Notes ລາຍຊື່ການປ່ຽນແປງ IP ໃນການປ່ອຍສະເພາະ.
ຄວາມຕ້ອງການຮາດແວ ແລະຊອບແວ
ເພື່ອທົດສອບ exampການອອກແບບ, ໃຊ້ຮາດແວ ແລະຊອບແວຕໍ່ໄປນີ້:
- ຊອບແວ Intel Quartus® Prime Pro Edition
- ຄອນໂຊລະບົບ
- ຕົວຈຳລອງທີ່ຮອງຮັບ:
- ບົດສະຫຼຸບ* VCS*
- Synopsys VCS MX
- Siemens* EDA ModelSim* SE ຫຼື Questa*— Questa-Intel FPGA Edition
ການສ້າງການອອກແບບ
ຮູບທີ 2. ຂັ້ນຕອນ
ຮູບ 3. ຕົວຢ່າງample Design Tab ໃນ IP Parameter Editor
ເພື່ອສ້າງໂຄງການ Intel Quartus Prime Pro Edition:
- ໃນ Intel Quartus Prime Pro Edition, ຄລິກ File ➤ New Project Wizard ເພື່ອສ້າງໂຄງການ Quartus Prime ໃໝ່, ຫຼື File ➤ ເປີດໂຄງການເພື່ອເປີດໂຄງການ Intel Quartus Prime ທີ່ມີຢູ່ແລ້ວ. ຕົວຊ່ວຍສ້າງເຕືອນໃຫ້ທ່ານລະບຸອຸປະກອນ.
- ລະບຸຄອບຄົວອຸປະກອນ Agilex (I-series) ແລະເລືອກອຸປະກອນທີ່ຕອບສະໜອງໄດ້ທຸກຄວາມຕ້ອງການເຫຼົ່ານີ້:
- ກະເບື້ອງ Transceiver ແມ່ນ F-tile
- ເກຣດຄວາມໄວຂອງຕົວຮັບສັນຍານແມ່ນ -1 ຫຼື -2
- ເກຣດຄວາມໄວຫຼັກແມ່ນ -1 ຫຼື -2 ຫຼື -3
- ກົດ Finish.
ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້ເພື່ອສ້າງຮາດແວ F-Tile CPRI PHY Intel FPGA IP example ແລະ testbench:
- ໃນລາຍການ IP, ຊອກຫາ ແລະເລືອກ F-Tile CPRI PHY Intel FPGA IP. ໜ້າຈໍການປ່ຽນແປງ IP ໃໝ່ປະກົດຂຶ້ນ.
- ລະບຸຊື່ລະດັບສູງສຸດ ສໍາລັບການປ່ຽນແປງ IP ຂອງທ່ານເອງ. ຕົວແກ້ໄຂພາລາມິເຕີບັນທຶກການຕັ້ງຄ່າການປ່ຽນແປງ IP ໃນ a file ຊື່ .ip.
- ກົດ OK. ຕົວແກ້ໄຂພາລາມິເຕີປາກົດ.
- ໃນແຖບ IP, ລະບຸຕົວກໍານົດການສໍາລັບການປ່ຽນແປງຫຼັກ IP ຂອງທ່ານ.
- ໃນ Example ແຖບການອອກແບບ, ພາຍໃຕ້ Example ການອອກແບບ Files, ເລືອກຕົວເລືອກ Simulation ເພື່ອສ້າງ testbench ແລະໂຄງການລວບລວມເທົ່ານັ້ນ. ເລືອກຕົວເລືອກການສັງເຄາະເພື່ອສ້າງຮາດແວການອອກແບບ exampເລ. ທ່ານຕ້ອງເລືອກຢ່າງໜ້ອຍໜຶ່ງໃນຕົວເລືອກການຈຳລອງ ແລະ ການສັງເຄາະເພື່ອສ້າງການອອກແບບ exampເລ.
- ໃນ Exampໃນແຖບການອອກແບບ, ພາຍໃຕ້ Generated HDL Format, ເລືອກ Verilog HDL ຫຼື VHDL. ຖ້າທ່ານເລືອກ VHDL, ທ່ານຕ້ອງ simulate testbench ດ້ວຍ simulator ພາສາປະສົມ. ອຸປະກອນທີ່ຢູ່ໃນການທົດສອບໃນ ex_ ໄດເລກະທໍລີແມ່ນຮູບແບບ VHDL, ແຕ່ການທົດສອບຕົ້ນຕໍ file ເປັນລະບົບ Verilog file.
- ກົດ Generate Exampປຸ່ມອອກແບບ. ການ ເລືອກ Example Design Directory window ປະກົດຂຶ້ນ.
- ຖ້າທ່ານຕ້ອງການແກ້ໄຂການອອກແບບ example directory path ຫຼືຊື່ຈາກຄ່າເລີ່ມຕົ້ນທີ່ສະແດງ (cpriphy_ftile_0_example_design), ຄົ້ນຫາເສັ້ນທາງໃຫມ່ແລະພິມການອອກແບບໃຫມ່ example directory name (ample_dir>).
ໂຄງສ້າງໄດເລກະທໍລີ
ການອອກແບບຫຼັກຂອງ F-Tile CPRI PHY Intel FPGA IP example file ໄດເລກະທໍລີປະກອບດ້ວຍສິ່ງຕໍ່ໄປນີ້ທີ່ສ້າງຂຶ້ນ files ສໍາລັບການອອກແບບ exampເລ.
ຮູບທີ 4. ໂຄງສ້າງໄດເລກະທໍລີທີ່ສ້າງຂຶ້ນ Example ການອອກແບບ
ຕາຕະລາງ 1. Testbench File ລາຍລະອຽດ
| File ຊື່ | ລາຍລະອຽດ |
| Key Testbench ແລະ Simulation Files | |
| <design_example_dir>/ ຕົວຢ່າງample_testbench/basic_avl_tb_top.sv | ຫ້ອງທົດລອງລະດັບສູງສຸດ file. testbench instantiates DUT wrapper ແລະດໍາເນີນວຽກງານ Verilog HDL ເພື່ອສ້າງແລະຍອມຮັບແພັກເກັດ. |
| <design_example_dir>/ ຕົວຢ່າງample_testbench/ cpriphy_ftile_wrapper.sv | DUT wrapper ທີ່ instantiates DUT ແລະອົງປະກອບ testbench ອື່ນໆ. |
| Testbench Scripts(1) | |
| <design_example_dir>/ ຕົວຢ່າງample_testbench/run_vsim.do | Siemens EDA ModelSim SE ຫຼື Questa ຫຼື Questa-Intel FPGA Edition script ເພື່ອດໍາເນີນການທົດສອບ. |
| <design_example_dir>/ ຕົວຢ່າງample_testbench/run_vcs.sh | script Synopsys VCS ເພື່ອແລ່ນ testbench. |
| <design_example_dir>/ ຕົວຢ່າງample_testbench/run_vcsmx.sh | Synopsys VCS MX script (ປະສົມປະສານ Verilog HDL ແລະ SystemVerilog ກັບ VHDL) ເພື່ອດໍາເນີນການທົດສອບ. |
ບໍ່ສົນໃຈ script simulator ອື່ນໃດໃນample_dir>/example_testbench/ ໂຟນເດີ.
ຕາຕະລາງ 2. ການອອກແບບຮາດແວ Example File ລາຍລະອຽດ
| File ຊື່ | ລາຍລະອຽດ |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf | ໂຄງການ Intel Quartus Prime file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf | ການຕັ້ງຄ່າໂຄງການ Intel Quartus Prime file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc | ຂໍ້ຈໍາກັດການອອກແບບ Synopsys files. ທ່ານສາມາດຄັດລອກແລະດັດແປງສິ່ງເຫຼົ່ານີ້ files ສໍາລັບການອອກແບບ Intel Agilex™ ຂອງທ່ານເອງ. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v | ການອອກແບບ Verilog HDL ລະດັບສູງສຸດ example file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv | DUT wrapper ທີ່ instantiates DUT ແລະອົງປະກອບ testbench ອື່ນໆ. |
| <design_example_dir>/hardware_test_design/ hwtest_sl/main_script.tcl | ຫຼັກ file ສໍາລັບການເຂົ້າເຖິງ System Console. |
ການຈຳລອງການອອກແບບ Example Testbench
ຮູບທີ 5. ຂັ້ນຕອນ
ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້ເພື່ອຈໍາລອງ testbench:
- ຢູ່ໃນຄໍາສັ່ງຄໍາສັ່ງ, ປ່ຽນເປັນໄດເລກະທໍລີ simulation testbenchample_dir>/example_testbench. cd /example_testbench
- ດໍາເນີນການ quartus_tlg ໃນໂຄງການທີ່ສ້າງຂຶ້ນ file: quartus_tlg cpriphy_ftile_hw
- ດໍາເນີນການ ip-setup-simulation: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
- ແລ່ນສະຄຣິບຈຳລອງສຳລັບເຄື່ອງຈຳລອງທີ່ຮອງຮັບທີ່ທ່ານເລືອກ. script ລວບລວມແລະແລ່ນ testbench ໃນ simulator. ອ້າງອີງໃສ່ຕາຕະລາງຂັ້ນຕອນເພື່ອຈໍາລອງ Testbench.
- ວິເຄາະຜົນໄດ້ຮັບ. ການທົດລອງທີ່ປະສົບຜົນສໍາເລັດໄດ້ຮັບຫ້າ hyperframes, ແລະສະແດງ "ຜ່ານ".
ຕາຕະລາງ 3. ຂັ້ນຕອນການຈໍາລອງ Testbench ໃນ Synopsys VCS* Simulator
| ເຄື່ອງຈຳລອງ | ຄໍາແນະນໍາ | |
| VCS | ໃນເສັ້ນຄໍາສັ່ງ, ພິມ: | |
| sh run_vcs.sh | ||
| ສືບຕໍ່… | ||
| ເຄື່ອງຈຳລອງ | ຄໍາແນະນໍາ | |
| VCS MX | ໃນເສັ້ນຄໍາສັ່ງ, ພິມ: | |
| sh run_vcsmx.sh | ||
| ModelSim SE ຫຼື Questa ຫຼື Questa-Intel FPGA Edition | ໃນເສັ້ນຄໍາສັ່ງ, ພິມ: | |
| vsim -do run_vsim.do | ||
| ຖ້າທ່ານຕ້ອງການທີ່ຈະຈໍາລອງໂດຍບໍ່ໃຊ້ GUI, ພິມ: | ||
| vsim -c -do run_vsim.do | ||
ຕໍ່ໄປນີ້ sample output ສະແດງໃຫ້ເຫັນການທົດສອບການຈໍາລອງທີ່ປະສົບຜົນສໍາເລັດສໍາລັບ 24.33024 Gbps ກັບ 4 ຊ່ອງ CPRI:
ການລວບລວມໂຄງການ Compilation-Only
ເພື່ອລວບລວມການລວບລວມພຽງແຕ່ exampໃນໂຄງການ, ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້:
- ຮັບປະກັນການອອກແບບການລວບລວມ exampການຜະລິດແມ່ນສໍາເລັດ.
- ໃນຊອບແວ Intel Quartus Prime Pro Edition, ເປີດໂຄງການ Intel Quartus Prime Pro Editionample_dir>/compilation_test_design/cpriphy_ftile.qpf.
- ໃນເມນູການປະມວນຜົນ, ໃຫ້ຄລິກໃສ່ Start Compilation.
- ຫຼັງຈາກການລວບລວມສົບຜົນສໍາເລັດ, ບົດລາຍງານສໍາລັບເວລາແລະການນໍາໃຊ້ຊັບພະຍາກອນແມ່ນມີຢູ່ໃນເຊດຊັນ Intel Quartus Prime Pro Edition ຂອງທ່ານ.
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
ກະແສການອອກແບບ Block-Based
ການລວບລວມແລະກໍາຫນົດຄ່າການອອກແບບ Example ໃນ Hardware
ເພື່ອລວບລວມການອອກແບບຮາດແວ example ແລະ configure ມັນໃນອຸປະກອນ Intel Agilex ຂອງທ່ານ, ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້:
- ຮັບປະກັນການອອກແບບຮາດແວ exampການຜະລິດແມ່ນສໍາເລັດ.
- ໃນຊອບແວ Intel Quartus Prime Pro Edition, ເປີດໂຄງການ Intel Quartus Primeample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf.
- ແກ້ໄຂ .qsf file ເພື່ອກໍານົດ pins ໂດຍອີງໃສ່ຮາດແວຂອງທ່ານ.
- ໃນເມນູການປະມວນຜົນ, ໃຫ້ຄລິກໃສ່ Start Compilation.
- ຫຼັງຈາກການລວບລວມສົບຜົນສໍາເລັດ, a .sof file ແມ່ນມີຢູ່ໃນample_dir>/hardware_test_design/output_files ໄດເລກະທໍລີ.
ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້ເພື່ອດໍາເນີນໂຄງການອອກແບບຮາດແວ example ໃນອຸປະກອນ Intel Agilex:
- ເຊື່ອມຕໍ່ Intel Agilex I-series Transceiver Signal Integrity Development Kit ກັບຄອມພິວເຕີແມ່ຂ່າຍ.
ຫມາຍເຫດ: ຊຸດການພັດທະນາແມ່ນ preprogrammed ກັບຄວາມຖີ່ໂມງທີ່ຖືກຕ້ອງຕາມຄ່າເລີ່ມຕົ້ນ. ທ່ານບໍ່ຈໍາເປັນຕ້ອງໃຊ້ຄໍາຮ້ອງສະຫມັກການຄວບຄຸມໂມງເພື່ອກໍານົດຄວາມຖີ່. - ໃນເຄື່ອງມືເມນູ, ໃຫ້ຄລິກໃສ່ Programmer.
- ໃນ Programmer, ຄລິກ Hardware Setup.
- ເລືອກອຸປະກອນການຂຽນໂປລແກລມ.
- ຮັບປະກັນວ່າໂໝດຖືກຕັ້ງເປັນ JTAG.
- ເລືອກອຸປະກອນ Intel Agilex ແລະຄລິກ Add Device. Programmer ສະແດງແຜນຜັງບລັອກຂອງການເຊື່ອມຕໍ່ລະຫວ່າງອຸປະກອນຢູ່ໃນກະດານຂອງທ່ານ.
- ໃນແຖວທີ່ມີ .sof ຂອງທ່ານ, ໃຫ້ໝາຍເອົາກ່ອງໃສ່ .sof.
- ກວດເບິ່ງກ່ອງຢູ່ໃນຖັນ Program/Configure.
- ກົດເລີ່ມຕົ້ນ.
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
- ກະແສການອອກແບບ Block-Based
- ການຂຽນໂປລແກລມ Intel FPGA ອຸປະກອນ
- ການວິເຄາະແລະ Debugging ການອອກແບບດ້ວຍ System Console
ການທົດສອບການອອກແບບຮາດແວ Example
ຫຼັງຈາກທີ່ທ່ານລວບລວມ F-Tile CPRI PHY Intel FPGA IP core design example ແລະ configure ມັນຢູ່ໃນອຸປະກອນ Intel Agilex ຂອງທ່ານ, ທ່ານສາມາດນໍາໃຊ້ System Console ເພື່ອດໍາເນີນໂຄງການຫຼັກ IP ແລະການລົງທະບຽນຫຼັກ PHY IP ຂອງມັນ.
ເພື່ອເປີດໃຊ້ System Console ແລະທົດສອບການອອກແບບຮາດແວ exampຕໍ່ໄປ, ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້:
- ຫຼັງຈາກການອອກແບບຮາດແວ example ຖືກຕັ້ງຄ່າໃນອຸປະກອນ Intel Agilex, ໃນຊອບແວ Intel Quartus Prime Pro Edition, ໃນເມນູເຄື່ອງມື, ຄລິກ System Debugging Tools ➤ System Console.
- ໃນ Tcl Console pane, ພິມ cd hwtest ເພື່ອປ່ຽນໄດເລກະທໍລີເປັນample_dir>/hardware_test_design/hwtest_sl.
- ພິມແຫຼ່ງ main_script.tcl ເພື່ອເປີດການເຊື່ອມຕໍ່ກັບ JTAG ຕົ້ນສະບັບແລະເລີ່ມຕົ້ນການທົດສອບ.
ການອອກແບບ Exampລາຍລະອຽດ le
ການອອກແບບ example ສະແດງໃຫ້ເຫັນການທໍາງານພື້ນຖານຂອງ F-Tile CPRI PHY Intel FPGA IP core. ທ່ານສາມາດສ້າງການອອກແບບຈາກ Example ແຖບອອກແບບໃນຕົວແກ້ໄຂພາລາມິເຕີ F-Tile CPRI PHY Intel FPGA IP.
ເພື່ອສ້າງການອອກແບບ exampດັ່ງນັ້ນ, ທໍາອິດທ່ານຕ້ອງກໍານົດຄ່າພາລາມິເຕີສໍາລັບການປ່ຽນແປງຫຼັກ IP ທີ່ທ່ານຕັ້ງໃຈຈະສ້າງໃນຜະລິດຕະພັນສຸດທ້າຍຂອງທ່ານ. ທ່ານສາມາດເລືອກທີ່ຈະສ້າງການອອກແບບ example ມີ ຫຼືບໍ່ມີຄຸນສົມບັດ RS-FEC. ຄຸນສົມບັດ RS-FEC ສາມາດໃຊ້ໄດ້ກັບ 10.1376, 12.1651 ແລະ 24.33024 Gbps CPRI ອັດຕາບິດແຖວ.
ຕາຕະລາງ 4. F-Tile CPRI PHY Intel FPGA IP Core Feature Matrix
| ອັດຕາບິດແຖວ CPRI (Gbps) | RS-FEC ສະຫນັບສະຫນູນ | ໂມງອ້າງອີງ (MHz) | ກໍານົດການສະຫນັບສະຫນູນການຊັກຊ້າ |
| 1.2288 | ບໍ່ | 153.6 | ແມ່ນແລ້ວ |
| 2.4576 | ບໍ່ | 153.6 | ແມ່ນແລ້ວ |
| 3.072 | ບໍ່ | 153.6 | ແມ່ນແລ້ວ |
| 4.9152 | ບໍ່ | 153.6 | ແມ່ນແລ້ວ |
| 6.144 | ບໍ່ | 153.6 | ແມ່ນແລ້ວ |
| 9.8304 | ບໍ່ | 153.6 | ແມ່ນແລ້ວ |
| 10.1376 | ມີ ແລະບໍ່ມີ | 184.32 | ແມ່ນແລ້ວ |
| 12.1651 | ມີ ແລະບໍ່ມີ | 184.32 | ແມ່ນແລ້ວ |
| 24.33024 | ມີ ແລະບໍ່ມີ | 184.32 | ແມ່ນແລ້ວ |
ຄຸນສົມບັດ
- ສ້າງການອອກແບບ example ມີຄຸນສົມບັດ RS-FEC
- ຄວາມສາມາດໃນການກວດສອບແພັກເກັດພື້ນຖານລວມທັງການນັບເວລາແພັກເກັດການໄປມາ
ການອອກແບບຈຳລອງ Example
ການອອກແບບ F-Tile CPRI PHY Intel FPGA IP example ສ້າງ simulation testbench ແລະ simulation files ທີ່ instantiates F-Tile CPRI PHY Intel FPGA IP core ໃນເວລາທີ່ທ່ານເລືອກທາງເລືອກການຈໍາລອງ.
ຮູບ 6. Block Diagram ສໍາລັບ 10.1316, 12.1651, ແລະ 24.33024 Gbps (ມີ ແລະບໍ່ມີ RS-FEC) Line Rates
ຮູບ 7. Block Diagram ສໍາລັບ 1.228, 2.4576, 3.072, 4.9152, 6.144, ແລະ 9.8304 Gbps Line Rate
ໃນການອອກແບບນີ້ example, the simulation testbench ສະຫນອງການທໍາງານພື້ນຖານເຊັ່ນການເລີ່ມຕົ້ນແລະລໍຖ້າສໍາລັບການລັອກ, ສົ່ງແລະຮັບຊອງ.
ການທົດສອບການດໍາເນີນງານສົບຜົນສໍາເລັດສະແດງຜົນໄດ້ຮັບການຢືນຢັນພຶດຕິກໍາດັ່ງຕໍ່ໄປນີ້:
- ເຫດຜົນຂອງລູກຄ້າປັບຄ່າຫຼັກ IP.
- ເຫດຜົນຂອງລູກຄ້າລໍຖ້າການຈັດຮຽງຂໍ້ມູນເສັ້ນທາງ RX.
- ເຫດຜົນຂອງລູກຄ້າສົ່ງ hyperframes ໃນການໂຕ້ຕອບ TX MII ແລະລໍຖ້າຫ້າ hyperframes ທີ່ຈະໄດ້ຮັບໃນການໂຕ້ຕອບ RX MII. Hyperframes ຖືກສົ່ງຕໍ່ແລະໄດ້ຮັບໃນການໂຕ້ຕອບ MII ອີງຕາມຂໍ້ມູນສະເພາະ CPRI v7.0.
ໝາຍເຫດ: CPRI ອອກແບບທີ່ເປົ້າຫມາຍ 1.2, 2.4, 3, 4.9, 6.1, ແລະ 9.8 Gbps ເສັ້ນອັດຕາການນໍາໃຊ້ 8b/10b interface ແລະການອອກແບບເປົ້າຫມາຍ 10.1, 12.1 ແລະ 24.3 Gbps (ມີແລະບໍ່ມີ RS-FEC) ໃຊ້ MII interface. ການອອກແບບນີ້ example ລວມມີຕົວນັບການເດີນທາງໄປມາເພື່ອນັບເວລາ latency ຂອງການເດີນທາງຮອບຈາກ TX ເຖິງ RX. - ເຫດຜົນຂອງລູກຄ້າຈະອ່ານຄ່າ latency ຕະຫຼອດການເດີນທາງ ແລະກວດສອບເນື້ອຫາ ແລະຄວາມຖືກຕ້ອງຂອງຂໍ້ມູນ hyperframes ຢູ່ດ້ານ RX MII ເມື່ອເຄົາເຕີເຮັດການນັບເວລາ latency ຕະຫຼອດການເດີນທາງ.
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
- ຂໍ້ມູນຈໍາເພາະຂອງ CPRI
ການອອກແບບຮາດແວ Example
ຮູບ 8. ການອອກແບບຮາດແວ Example Block Diagram
ໝາຍເຫດ
- CPRI ອອກແບບດ້ວຍອັດຕາສາຍ CPRI 2.4/4.9/9.8 Gbps ໃຊ້ອິນເຕີເຟດ 8b/10b ແລະການອອກແບບເສັ້ນ CPRI ອື່ນໆທັງໝົດໃຊ້ MII interface.
- CPRI ອອກແບບດ້ວຍອັດຕາສາຍ CPRI 2.4/4.9/9.8 Gbps ຕ້ອງການ 153.6 MHz ໂມງອ້າງອີງ transceiver ແລະອັດຕາສາຍ CPRI ອື່ນໆທັງໝົດຕ້ອງການ 184.32 MHz.
ການອອກແບບຮາດແວຫຼັກຂອງ F-Tile CPRI PHY Intel FPGA IP example ປະກອບມີອົງປະກອບດັ່ງຕໍ່ໄປນີ້:
- F-Tile CPRI PHY Intel FPGA IP core.
- Packet client logic block ທີ່ສ້າງ ແລະຮັບການຈະລາຈອນ.
- ເຄົາເຕີການເດີນທາງຕະຫຼອດ.
- IOPLL ເພື່ອສ້າງ sampໂມງ ling ສໍາລັບເຫດຜົນ latency ຕັດສິນກໍານົດພາຍໃນ IP, ແລະອົງປະກອບ counter ການເດີນທາງຕະຫຼອດຢູ່ທີ່ testbench.
- ລະບົບ PLL ເພື່ອສ້າງໂມງລະບົບສໍາລັບ IP.
- ຕົວຖອດລະຫັດທີ່ຢູ່ Avalon®-MM ເພື່ອຖອດລະຫັດພື້ນທີ່ທີ່ຢູ່ການຕັ້ງຄ່າຄືນໃໝ່ສໍາລັບໂມດູນ CPRI, Transceiver, ແລະ Ethernet ໃນລະຫວ່າງການເຂົ້າເຖິງການຕັ້ງຄ່າຄືນໃໝ່.
- ແຫຼ່ງຂໍ້ມູນແລະ probes ສໍາລັບການຢືນຢັນການຕັ້ງຄືນໃຫມ່ແລະການຕິດຕາມໂມງແລະບິດສະຖານະພາບຈໍານວນຫນ້ອຍຫນຶ່ງ.
- JTAG ຕົວຄວບຄຸມທີ່ຕິດຕໍ່ສື່ສານກັບ System Console. ທ່ານຕິດຕໍ່ສື່ສານກັບເຫດຜົນຂອງລູກຄ້າຜ່ານ System Console.
ສັນຍານການໂຕ້ຕອບ
ຕາຕະລາງ 5. ການອອກແບບ Example ສັນຍານການໂຕ້ຕອບ
| ສັນຍານ | ທິດທາງ | ລາຍລະອຽດ |
| ref_clk100MHz | ປ້ອນຂໍ້ມູນ | ໂມງປ້ອນຂໍ້ມູນສໍາລັບການເຂົ້າເຖິງ CSR ໃນທຸກສ່ວນຕິດຕໍ່ການປັບຄ່າ. ຂັບຢູ່ທີ່ 100 MHz. |
| i_clk_ref[0] | ປ້ອນຂໍ້ມູນ | ໂມງອ້າງອີງສໍາລັບ System PLL. ຂັບຢູ່ທີ່ 156.25 MHz. |
| i_clk_ref[1] | ປ້ອນຂໍ້ມູນ | ໂມງອ້າງອິງ Transceiver. ຂັບທີ່
• 153.6 MHz ສໍາລັບອັດຕາສາຍ CPRI 1.2, 2.4, 3, 4.9, 6.1, ແລະ 9.8 Gbps. • 184.32 MHz ສໍາລັບອັດຕາສາຍ CPRI 10.1,12.1, ແລະ 24.3 Gbps ທີ່ມີ ແລະບໍ່ມີ RS-FEC. |
| i_rx_serial[n] | ປ້ອນຂໍ້ມູນ | Transceiver PHY ປ້ອນຂໍ້ມູນ serial. |
| o_tx_serial[n] | ຜົນຜະລິດ | Transceiver PHY output data serial. |
ການອອກແບບ Example ລົງທະບຽນ
ຕາຕະລາງ 6. ການອອກແບບ Example ລົງທະບຽນ
| ໝາຍເລກຊ່ອງ | ທີ່ຢູ່ພື້ນຖານ (Byte Address) | ປະເພດການລົງທະບຽນ |
|
0 |
0x00000000 | CPRI PHY Reconfiguration ລົງທະບຽນສໍາລັບຊ່ອງ 0 |
| 0x00100000 | Ethernet Reconfiguration ລົງທະບຽນສໍາລັບຊ່ອງ 0 | |
| 0x00200000 | Transceiver Reconfiguration ລົງທະບຽນສໍາລັບຊ່ອງ 0 | |
|
1(2) |
0x01000000 | CPRI PHY Reconfiguration ລົງທະບຽນສໍາລັບຊ່ອງ 1 |
| 0x01100000 | Ethernet Reconfiguration ລົງທະບຽນສໍາລັບຊ່ອງ 1 | |
| 0x01200000 | Transceiver Reconfiguration ລົງທະບຽນສໍາລັບຊ່ອງ 1 | |
|
2(2) |
0x02000000 | CPRI PHY Reconfiguration ລົງທະບຽນສໍາລັບຊ່ອງ 2 |
| 0x02100000 | Ethernet Reconfiguration ລົງທະບຽນສໍາລັບຊ່ອງ 2 | |
| 0x02200000 | Transceiver Reconfiguration ລົງທະບຽນສໍາລັບຊ່ອງ 2 | |
| ສືບຕໍ່… | ||
| ໝາຍເລກຊ່ອງ | ທີ່ຢູ່ພື້ນຖານ (Byte Address) | ປະເພດການລົງທະບຽນ |
|
3(2) |
0x03000000 | CPRI PHY Reconfiguration ລົງທະບຽນສໍາລັບຊ່ອງ 3 |
| 0x03100000 | Ethernet Reconfiguration ລົງທະບຽນສໍາລັບຊ່ອງ 3 | |
| 0x03200000 | Transceiver Reconfiguration ລົງທະບຽນສໍາລັບຊ່ອງ 3 |
ການລົງທະບຽນເຫຼົ່ານີ້ຖືກສະຫງວນໄວ້ຖ້າຊ່ອງທາງບໍ່ໄດ້ຖືກນໍາໃຊ້.
F-Tile CPRI PHY Intel FPGA IP Design Example User Guide Archives
ຖ້າສະບັບຫຼັກ IP ບໍ່ໄດ້ລະບຸໄວ້, ຄູ່ມືຜູ້ໃຊ້ສໍາລັບສະບັບຫຼັກ IP ທີ່ຜ່ານມາຖືກນໍາໃຊ້.
| ລຸ້ນ Intel Quartus Prime | ຮຸ່ນ IP Core | ຄູ່ມືຜູ້ໃຊ້ |
| 21.2 | 2.0.0 | F-Tile CPRI PHY Intel FPGA IP Design Example ຄູ່ມືຜູ້ໃຊ້ |
ປະຫວັດການແກ້ໄຂເອກະສານສໍາລັບ F-Tile CPRI PHY Intel FPGA IP Design Example ຄູ່ມືຜູ້ໃຊ້
| ສະບັບເອກະສານ | ລຸ້ນ Intel Quartus Prime | ລຸ້ນ IP | ການປ່ຽນແປງ |
| 2021.10.04 | 21.3 | 3.0.0 |
|
| 2021.06.21 | 21.2 | 2.0.0 | ການປ່ອຍຕົວໃນເບື້ອງຕົ້ນ. |
ບໍລິສັດ Intel. ສະຫງວນລິຂະສິດທັງໝົດ. Intel, ໂລໂກ້ Intel, ແລະເຄື່ອງໝາຍ Intel ອື່ນໆແມ່ນເຄື່ອງໝາຍການຄ້າຂອງ Intel Corporation ຫຼືບໍລິສັດຍ່ອຍຂອງມັນ. Intel ຮັບປະກັນປະສິດທິພາບຂອງຜະລິດຕະພັນ FPGA ແລະ semiconductor ຂອງຕົນຕໍ່ກັບຂໍ້ມູນຈໍາເພາະໃນປະຈຸບັນໂດຍສອດຄ່ອງກັບການຮັບປະກັນມາດຕະຖານຂອງ Intel, ແຕ່ສະຫງວນສິດທີ່ຈະປ່ຽນແປງຜະລິດຕະພັນແລະການບໍລິການໄດ້ທຸກເວລາໂດຍບໍ່ມີການແຈ້ງການ. Intel ຖືວ່າບໍ່ມີຄວາມຮັບຜິດຊອບ ຫຼືຄວາມຮັບຜິດຊອບທີ່ເກີດຂຶ້ນຈາກແອັບພລິເຄຊັນ ຫຼືການນຳໃຊ້ຂໍ້ມູນ, ຜະລິດຕະພັນ, ຫຼືບໍລິການໃດໜຶ່ງທີ່ໄດ້ອະທິບາຍໄວ້ໃນນີ້ ຍົກເວັ້ນຕາມທີ່ໄດ້ຕົກລົງຢ່າງຈະແຈ້ງໃນລາຍລັກອັກສອນໂດຍ Intel. ລູກຄ້າ Intel ໄດ້ຮັບຄໍາແນະນໍາໃຫ້ໄດ້ຮັບສະບັບຫລ້າສຸດຂອງຂໍ້ມູນຈໍາເພາະຂອງອຸປະກອນກ່ອນທີ່ຈະອີງໃສ່ຂໍ້ມູນໃດໆທີ່ຈັດພີມມາແລະກ່ອນທີ່ຈະວາງຄໍາສັ່ງສໍາລັບຜະລິດຕະພັນຫຼືການບໍລິການ.
*ຊື່ ແລະຍີ່ຫໍ້ອື່ນໆອາດຈະຖືກອ້າງວ່າເປັນຊັບສິນຂອງຄົນອື່ນ.
ເອກະສານ / ຊັບພະຍາກອນ
 |
intel F-Tile CPRI PHY FPGA IP Design Example [pdf] ຄູ່ມືຜູ້ໃຊ້ F-Tile CPRI PHY FPGA IP Design Example, PHY FPGA IP Design Example, F-Tile CPRI IP Design Example, IP Design Example, ການອອກແບບ IP |
