Intel F-Tile CPRI PHY FPGA IP Design Example

Guía de inicio rápido

O núcleo F-Tile CPRI PHY Intel® FPGA IP proporciona un banco de probas de simulación e deseño de hardware, por exemploampli que admite compilación e probas de hardware. Cando xeras o deseño example, o editor de parámetros crea automaticamente o fileé necesario para simular, compilar e probar o deseño en hardware.
Intel tamén ofrece un exemplo só de compilaciónample proxecto que pode usar para estimar rapidamente a área central e o tempo de IP.
O núcleo F-Tile CPRI PHY Intel FPGA IP ofrece a capacidade de xerar deseño, por exemploampficheiros para todas as combinacións admitidas de número de canles CPRI e taxas de bits de liña CPRI. O banco de probas e o deseño exampLe admite numerosas combinacións de parámetros do núcleo F-Tile CPRI PHY Intel FPGA IP.

Figura 1. Pasos de desenvolvemento para o deseño Example

Información relacionada

• Guía de usuario de F-Tile CPRI PHY Intel FPGA IP
  • Para información detallada sobre F-tile CPRI PHY IP.
• Notas de versión de F-Tile CPRI PHY Intel FPGA IP
  • As Notas de versión de IP enumeran os cambios de IP nunha versión concreta.

Requisitos de hardware e software

Para probar o exampo deseño, use o seguinte hardware e software:

• Software Intel Quartus® Prime Pro Edition
• Consola do sistema
• Simuladores compatibles:
  • Sinopsis* VCS*
  • Synopsys VCS MX
  • Siemens* EDA ModelSim* SE ou Questa*— Questa-Intel FPGA Edition

Xeración do deseño

Figura 2. Procedemento

Figura 3. ExampFicha Deseño no Editor de parámetros IP

Para crear un proxecto Intel Quartus Prime Pro Edition:

1. Na Intel Quartus Prime Pro Edition, fai clic File ➤ Asistente para novos proxectos para crear un novo proxecto Quartus Prime ou File ➤ Abrir proxecto para abrir un proxecto Intel Quartus Prime existente. O asistente pídelle que especifique un dispositivo.
2. Especifique a familia de dispositivos Agilex (serie I) e seleccione un dispositivo que cumpra todos estes requisitos:
   • O mosaico do transceptor é F-tile
   • A velocidade do transceptor é -1 ou -2
   • O grao de velocidade do núcleo é -1 ou -2 ou -3
3. Fai clic en Finalizar.

Siga estes pasos para xerar o deseño de hardware F-Tile CPRI PHY Intel FPGA IP, por exemploample e banco de probas:

1. No Catálogo de IP, localice e seleccione F-Tile CPRI PHY Intel FPGA IP. Aparece a xanela Nova variación IP.
2. Especifique un nome de nivel superior para a súa variación de IP personalizada. O editor de parámetros garda a configuración da variación de IP nun file designado .ip.
3. Fai clic en Aceptar. Aparece o editor de parámetros.
4. Na pestana IP, especifique os parámetros para a súa variación do núcleo IP.
5. Sobre o Example Pestana Deseño, baixo Exampo Deseño Files, seleccione a opción Simulación para xerar o banco de probas e o proxecto só de compilación. Seleccione a opción Síntese para xerar o deseño de hardware example. Debes seleccionar polo menos unha das opcións de Simulación e Síntese para xerar o deseño example.
6. Sobre o Example Deseño, en Formato HDL xerado, seleccione Verilog HDL ou VHDL. Se selecciona VHDL, debe simular o banco de probas cun simulador de linguas mixtas. O dispositivo en proba no ex_ o directorio é un modelo VHDL, pero o banco de probas principal file é un System Verilog file.
7. Fai clic en Xerar Example botón Deseño. O Select ExampA xanela do directorio de deseño aparece.
8. Se queres modificar o deseño exampruta ou nome do directorio do ficheiro dos valores predeterminados mostrados (cpriphy_ftile_0_example_design), busque o novo camiño e escriba o novo deseño, por exemploampnome do directorio de ficheiros (ample_dir>).

Estrutura do directorio

O deseño do núcleo F-Tile CPRI PHY Intel FPGA IP por exemploample file directorios conteñen o seguinte xerado files para o deseño example.

Figura 4. Estrutura do directorio do Ex. xeradoampo Deseño

Táboa 1. Banco de probas File Descricións

File Nomes	Descrición
Banco de probas clave e simulación Files
<design_example_dir>/ example_testbench/basic_avl_tb_top.sv	Banco de probas de nivel superior file. O banco de probas instancia o envoltorio DUT e executa tarefas Verilog HDL para xerar e aceptar paquetes.
<design_example_dir>/ example_testbench/ cpriphy_ftile_wrapper.sv	Envoltorio DUT que crea instancias de DUT e outros compoñentes do banco de probas.
Scripts de banco de probas (1)
<design_example_dir>/ example_testbench/run_vsim.do	O script Siemens EDA ModelSim SE ou Questa ou Questa-Intel FPGA Edition para executar o banco de probas.
<design_example_dir>/ example_testbench/run_vcs.sh	O script Synopsys VCS para executar o banco de probas.
<design_example_dir>/ example_testbench/run_vcsmx.sh	O script Synopsys VCS MX (combinado Verilog HDL e SystemVerilog con VHDL) para executar o banco de probas.

Ignora calquera outro script do simulador no ficheiroample_dir>/example_testbench/ cartafol.

Táboa 2. Deseño de hardware Example File Descricións

File Nomes	Descricións
<design_example_dir>/hardware_test_design/cpriphy_ftile_hw.qpf	Proxecto Intel Quartus Prime file.
<design_example_dir>/hardware_test_design/cpriphy_ftile_hw.qsf	Configuración do proxecto Intel Quartus Prime file.
<design_example_dir>/hardware_test_design/cpriphy_ftile_hw.sdc	Restricións de deseño de Synopsys files. Podes copialos e modificalos files para o seu propio deseño Intel Agilex™.
<design_example_dir>/hardware_test_design/cpriphy_ftile_hw.v	Deseño Verilog HDL de nivel superior, por exemploample file.
<design_example_dir>/hardware_test_design/cpriphy_ftile_wrapper.sv	Envoltorio DUT que crea instancias de DUT e outros compoñentes do banco de probas.
<design_example_dir>/hardware_test_design/hwtest_sl/main_script.tcl	Principal file para acceder á Consola do sistema.

Simulando o deseño Exampo banco de probas

Figura 5. Procedemento

Siga estes pasos para simular o banco de probas:

1. No símbolo do sistema, cambie ao directorio de simulación do banco de probasample_dir>/example_testbench. cd /example_testbench
2. Execute quartus_tlg no proxecto xerado file: quartus_tlg cpriphy_ftile_hw
3. Executa ip-setup-simulation: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
4. Executa o script de simulación para o simulador compatible que elixas. O script compila e executa o banco de probas no simulador. Consulte a táboa Pasos para simular o banco de probas.
5. Analiza os resultados. O banco de probas exitoso recibiu cinco hiperfotogramas e mostra "PASSED".

Táboa 3. Pasos para simular o banco de probas no simulador Synopsys VCS*

Simulador	Instrucións
VCS	Na liña de comandos, escriba:
	sh run_vcs.sh
continuou…

Simulador	Instrucións
VCS MX	Na liña de comandos, escriba:
	sh run_vcsmx.sh
ModelSim SE ou Questa ou Questa-Intel FPGA Edition	Na liña de comandos, escriba:
	vsim -do run_vsim.do
	Se prefires simular sen abrir a GUI, escriba:
	vsim -c -do run_vsim.do

Os seguintes sampA saída do ficheiro ilustra unha proba de simulación exitosa para 24.33024 Gbps con 4 canles CPRI:

Compilación do proxecto só de compilación

Para compilar o exemplo só de compilaciónample proxecto, siga estes pasos:

1. Garantir o deseño da compilación exampa xeración está completa.
2. No software Intel Quartus Prime Pro Edition, abra o proxecto Intel Quartus Prime Pro Editionample_dir>/compilation_test_design/cpriphy_ftile.qpf.
3. No menú Procesamento, faga clic en Iniciar compilación.
4. Despois da compilación exitosa, os informes sobre o tempo e a utilización dos recursos están dispoñibles na túa sesión de Intel Quartus Prime Pro Edition.

Información relacionada
Fluxos de deseño baseados en bloques

Compilación e configuración do deseño Example en Hardware

Para compilar o deseño de hardware exampe configúrao no seu dispositivo Intel Agilex, siga estes pasos:

1. Asegurar o deseño de hardware exampa xeración está completa.
2. No software Intel Quartus Prime Pro Edition, abra o proxecto Intel Quartus Primeample_dir>/hardware_test_design/cpriphy_ftile_hw.qpf.
3. Edita o .qsf file para asignar pinos en función do seu hardware.
4. No menú Procesamento, faga clic en Iniciar compilación.
5. Despois da compilación exitosa, un .sof file está dispoñible enample_dir>/hardware_test_design/output_filedirectorio s.

Siga estes pasos para programar o deseño de hardware, por exemploample no dispositivo Intel Agilex:

• Conecte o kit de desenvolvemento de integridade de sinal do transceptor Intel Agilex serie I ao ordenador host.
  Nota: o kit de desenvolvemento está preprogramado coas frecuencias de reloxo correctas por defecto. Non é necesario utilizar a aplicación Control do reloxo para configurar as frecuencias.
• No menú Ferramentas, faga clic en Programador.
• No Programador, faga clic en Configuración de hardware.
• Seleccione un dispositivo de programación.
• Asegúrese de que o modo está configurado en JTAG.
• Seleccione o dispositivo Intel Agilex e prema Engadir dispositivo. O programador mostra un diagrama de bloques das conexións entre os dispositivos da súa placa.
• Na fila co seu .sof, marque a caixa do .sof.
• Marque a caixa da columna Programa/Configurar.
• Fai clic en Inicio.

Información relacionada

• Fluxos de deseño baseados en bloques
• Programación de dispositivos Intel FPGA
• Análise e depuración de deseños coa consola do sistema

Probando o deseño de hardware Example

Despois de compilar o F-Tile CPRI PHY Intel FPGA IP core design, exampe configúrao no seu dispositivo Intel Agilex, pode utilizar a Consola do sistema para programar o núcleo IP e os seus rexistros de núcleo IP PHY.
Para activar a Consola do sistema e probar o deseño do hardware, por exemploample, siga estes pasos:

1. Despois do deseño de hardware exampo li está configurado no dispositivo Intel Agilex, no software Intel Quartus Prime Pro Edition, no menú Ferramentas, faga clic en Ferramentas de depuración do sistema ➤ Consola do sistema.
2. No panel da consola Tcl, escriba cd hwtest para cambiar o directorioample_dir>/hardware_test_design/hwtest_sl.
3. Escriba source main_script.tcl para abrir unha conexión co ficheiro JTAG dominar e comezar a proba.

Deseño Example Descrición

O deseño example demostra a funcionalidade básica do núcleo F-Tile CPRI PHY Intel FPGA IP. Podes xerar o deseño desde o Example Design no editor de parámetros IP F-Tile CPRI PHY Intel FPGA.
Para xerar o deseño example, primeiro debes establecer os valores dos parámetros para a variación do núcleo IP que pretendes xerar no teu produto final. Podes optar por xerar o deseño example con ou sen a función RS-FEC. A función RS-FEC está dispoñible con taxas de bits de liña CPRI 10.1376, 12.1651 e 24.33024 Gbps.
Táboa 4. F-Tile CPRI PHY Intel FPGA IP Core Feature Matrix

Velocidade de bits da liña CPRI (Gbps)	Soporte RS-FEC	Reloxo de referencia (MHz)	Soporte de latencia determinista
1.2288	Non	153.6	Si
2.4576	Non	153.6	Si
3.072	Non	153.6	Si
4.9152	Non	153.6	Si
6.144	Non	153.6	Si
9.8304	Non	153.6	Si
10.1376	Con e Sen	184.32	Si
12.1651	Con e Sen	184.32	Si
24.33024	Con e Sen	184.32	Si

Características

• Xerar o deseño example con función RS-FEC
• Capacidades básicas de verificación de paquetes, incluído o reconto de latencia de ida e volta

Deseño de simulación Example

O deseño F-Tile CPRI PHY Intel FPGA IP example xera un banco de probas de simulación e simulación files que instancia o núcleo F-Tile CPRI PHY Intel FPGA IP cando selecciona a opción Simulación.

Figura 6. Diagrama de bloques para taxas de liña 10.1316, 12.1651 e 24.33024 Gbps (con e sen RS-FEC)

Figura 7. Diagrama de bloques para 1.228, 2.4576, 3.072, 4.9152, 6.144 e 9.8304 Gbps Line Rate

Neste deseño example, o banco de probas de simulación ofrece funcións básicas como o inicio e a espera de bloqueo, transmisión e recepción de paquetes.
A proba exitosa mostra un resultado que confirma o seguinte comportamento:

1. A lóxica do cliente restablece o núcleo IP.
2. A lóxica do cliente agarda polo aliñamento da ruta de datos RX.
3. A lóxica do cliente transmite hiperframes na interface TX MII e espera a que se reciban cinco hiperframes na interface RX MII. Os hiperframes transmítense e reciben na interface MII segundo as especificacións CPRI v7.0.
   Nota: Os deseños CPRI que teñen como obxectivo a velocidade de liña 1.2, 2.4, 3, 4.9, 6.1 e 9.8 Gbps usan interface 8b/10b e os deseños que teñen como obxectivo 10.1, 12.1 e 24.3 Gbps (con e sen RS-FEC) usan interface MII. Este deseño example inclúe un contador de ida e volta para contar a latencia de ida e volta de TX a RX.
4. A lóxica do cliente le o valor de latencia de ida e volta e verifica o contido e a corrección dos datos de hiperframes no lado do RX MII unha vez que o contador completa o reconto de latencia de ida e volta.

Información relacionada

• Especificacións de CPRI

Deseño de hardware Example

Figura 8. Deseño de hardware Example Diagrama de bloques

 

Nota

1. Os deseños CPRI con taxas de liña CPRI de 2.4/4.9/9.8 Gbps usan interface 8b/10b e todos os demais deseños de taxas de liña CPRI usan interface MII.
2. Os deseños CPRI con velocidades de liña CPRI de 2.4/4.9/9.8 Gbps necesitan un reloxo de referencia do transceptor de 153.6 MHz e todas as demais taxas de liña CPRI precisan 184.32 MHz.

O deseño de hardware do núcleo F-Tile CPRI PHY Intel FPGA IP por exemploampLe inclúe os seguintes compoñentes:

• Núcleo IP F-Tile CPRI PHY Intel FPGA.
• Bloque lóxico de cliente de paquetes que xera e recibe tráfico.
• Contador de ida e volta.
• IOPLL para xerar sampreloxo ling para lóxica de latencia determinista dentro da IP e compoñente de contador de ida e volta no banco de probas.
• PLL do sistema para xerar reloxos do sistema para a IP.
• Decodificador de enderezos Avalon®-MM para decodificar o espazo de enderezos de reconfiguración para os módulos CPRI, Transceiver e Ethernet durante os accesos de reconfiguración.
• Fontes e sondas para afirmar reinicios e supervisar os reloxos e algúns bits de estado.
• JTAG controlador que se comunica coa consola do sistema. Comunícate coa lóxica do cliente a través da Consola do sistema.

Sinais de interface

Táboa 5. Deseño Example Sinais de interface

Sinal	Dirección	Descrición
ref_clk100MHz	Entrada	Reloxo de entrada para o acceso CSR en todas as interfaces de reconfiguración. Conduce a 100 MHz.
i_clk_ref[0]	Entrada	Reloxo de referencia para System PLL. Conduce a 156.25 MHz.
i_clk_ref[1]	Entrada	Reloxo de referencia do transceptor. Conduce en • 153.6 MHz para a taxa de liña CPRI 1.2, 2.4, 3, 4.9, 6.1 e 9.8 Gbps. • 184.32 MHz para taxas de liña CPRI 10.1,12.1, 24.3 e XNUMX Gbps con e sen RS-FEC.
i_rx_serial[n]	Entrada	Transceptor PHY de entrada de datos en serie.
o_tx_serial[n]	Saída	Transceptor PHY saíu datos en serie.

Deseño Exampos rexistros

Táboa 6. Deseño Exampos rexistros

Número de canle	Enderezo base (enderezo de byte)	Tipo de rexistro
0	0x00000000	Rexistros de reconfiguración CPRI PHY para a canle 0
	0x00100000	Rexistros de reconfiguración de Ethernet para a canle 0
	0x00200000	Rexistros de reconfiguración do transceptor para o canal 0
1(2)	0x01000000	Rexistros de reconfiguración CPRI PHY para a canle 1
	0x01100000	Rexistros de reconfiguración de Ethernet para a canle 1
	0x01200000	Rexistros de reconfiguración do transceptor para o canal 1
2(2)	0x02000000	Rexistros de reconfiguración CPRI PHY para a canle 2
	0x02100000	Rexistros de reconfiguración de Ethernet para a canle 2
	0x02200000	Rexistros de reconfiguración do transceptor para o canal 2
continuou…

Número de canle	Enderezo base (enderezo de byte)	Tipo de rexistro
3(2)	0x03000000	Rexistros de reconfiguración CPRI PHY para a canle 3
	0x03100000	Rexistros de reconfiguración de Ethernet para a canle 3
	0x03200000	Rexistros de reconfiguración do transceptor para o canal 3

Estes rexistros resérvanse se non se utiliza a canle.

F-Tile CPRI PHY Intel FPGA IP Design Example Arquivos de guía de usuario

Se non aparece unha versión do núcleo de IP, aplicarase a guía de usuario da versión principal de IP anterior.

Versión Intel Quartus Prime	Versión IP Core	Guía de usuario
21.2	2.0.0	F-Tile CPRI PHY Intel FPGA IP Design Example Guía de usuario

Historial de revisión de documentos para F-Tile CPRI PHY Intel FPGA IP Design Example Guía de usuario

Versión do documento	Versión Intel Quartus Prime	Versión IP	Cambios
2021.10.04	21.3	3.0.0	Engadido soporte para novos simuladores na sección: Requisitos de hardware e software. Pasos actualizados na sección: Simulando o deseño Exampo banco de probas. Actualizáronse as seguintes seccións con nova información da tarifa de liña: Deseño Example Descrición Deseño de simulación Example Sinais de interface Actualizouse o enderezo na sección: Deseño Exampos rexistros.
2021.06.21	21.2	2.0.0	Lanzamento inicial.

Intel Corporation. Todos os dereitos reservados. Intel, o logotipo de Intel e outras marcas de Intel son marcas comerciais de Intel Corporation ou das súas subsidiarias. Intel garante o rendemento dos seus produtos FPGA e semicondutores segundo as especificacións actuais de acordo coa garantía estándar de Intel, pero resérvase o dereito de facer cambios en calquera produto e servizo en calquera momento e sen previo aviso. Intel non asume ningunha responsabilidade ou responsabilidade derivada da aplicación ou uso de calquera información, produto ou servizo descrito aquí, salvo que Intel o acorde expresamente por escrito. Recoméndase aos clientes de Intel que obteñan a versión máis recente das especificacións do dispositivo antes de confiar en calquera información publicada e antes de facer pedidos de produtos ou servizos.
*Outros nomes e marcas poden ser reclamados como propiedade doutros.

Documentos/Recursos

Intel F-Tile CPRI PHY FPGA IP Design Example [pdfGuía do usuario F-Tile CPRI PHY FPGA IP Deseño Example, PHY FPGA IP Design Example, F-Tile CPRI IP Design Example, IP Design Example, Deseño IP

Referencias

• Manual de usuario