Intel F-Tile CPRI PHY FPGA IP Design Example

មគ្គុទ្ទេសក៍ចាប់ផ្តើមរហ័ស

F-Tile CPRI PHY Intel® FPGA IP core ផ្តល់នូវការធ្វើតេស្តសាកល្បង និងការរចនាផ្នែករឹង example ដែលគាំទ្រការចងក្រង និងការធ្វើតេស្តផ្នែករឹង។ នៅពេលអ្នកបង្កើតការរចនា exampដូច្នេះ កម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្របង្កើតដោយស្វ័យប្រវត្តិ fileចាំបាច់ដើម្បីក្លែងធ្វើ ចងក្រង និងសាកល្បងការរចនានៅក្នុងផ្នែករឹង។
ក្រុមហ៊ុន Intel ក៏ផ្តល់នូវការចងក្រងសម្រាប់តែឧampគម្រោង le ដែលអ្នកអាចប្រើដើម្បីប៉ាន់ប្រមាណតំបន់ស្នូល IP និងពេលវេលាបានយ៉ាងរហ័ស។
F-Tile CPRI PHY Intel FPGA IP core ផ្តល់នូវសមត្ថភាពក្នុងការបង្កើតការរចនា examples សម្រាប់បន្សំដែលបានគាំទ្រទាំងអស់នៃចំនួនឆានែល CPRI និងអត្រាប៊ីតបន្ទាត់ CPRI ។ កៅអីសាកល្បង និងការរចនា ឧample គាំទ្រការរួមបញ្ចូលប៉ារ៉ាម៉ែត្រជាច្រើននៃ F-Tile CPRI PHY Intel FPGA IP core ។

រូបភាពទី 1. ជំហានអភិវឌ្ឍន៍សម្រាប់ការរចនា Example

ព័ត៌មានពាក់ព័ន្ធ

• មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ IP របស់ F-Tile CPRI PHY Intel FPGA
  • សម្រាប់ព័ត៌មានលម្អិតអំពី F-tile CPRI PHY IP ។
• កំណត់ចំណាំការចេញផ្សាយ IP របស់ F-Tile CPRI PHY Intel FPGA
  • បញ្ជី IP Release Notes ផ្លាស់ប្តូរ IP នៅក្នុងការចេញផ្សាយជាក់លាក់មួយ។

តម្រូវការផ្នែករឹង និងកម្មវិធី

ដើម្បីសាកល្បងអតីតample design ប្រើ hardware និង software ខាងក្រោម៖

• កម្មវិធី Intel Quartus® Prime Pro Edition
• កុងសូលប្រព័ន្ធ
• កម្មវិធីត្រាប់តាមដែលគាំទ្រ៖
  • Synopsys* VCS*
  • Synopsys VCS MX
  • Siemens* EDA ModelSim* SE ឬ Questa* — Questa-Intel FPGA Edition

ការបង្កើតការរចនា

រូបភាពទី 2. នីតិវិធី

រូបភាពទី ៤ ឧampផ្ទាំងរចនានៅក្នុងកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ IP

ដើម្បីបង្កើតគម្រោង Intel Quartus Prime Pro Edition៖

1. នៅក្នុង Intel Quartus Prime Pro Edition សូមចុច File ➤ អ្នកជំនួយគម្រោងថ្មី ដើម្បីបង្កើតគម្រោង Quartus Prime ថ្មី ឬ File ➤ បើកគម្រោងដើម្បីបើកគម្រោង Intel Quartus Prime ដែលមានស្រាប់។ អ្នកជំនួយការរំលឹកអ្នកឱ្យបញ្ជាក់ឧបករណ៍។
2. បញ្ជាក់គ្រួសារឧបករណ៍ Agilex (I-series) ហើយជ្រើសរើសឧបករណ៍ដែលបំពេញតម្រូវការទាំងអស់នេះ៖
   • ក្បឿងឧបករណ៍បញ្ជូនគឺ F-tile
   • កម្រិតល្បឿនបញ្ជូនគឺ -1 ឬ -2
   • ល្បឿនស្នូលគឺ -1 ឬ -2 ឬ -3
3. ចុច Finish ។

អនុវត្តតាមជំហានទាំងនេះដើម្បីបង្កើត F-Tile CPRI PHY Intel FPGA IP ការរចនាផ្នែករឹង ឧample និង testbench:

1. នៅក្នុងកាតាឡុក IP កំណត់ទីតាំង និងជ្រើសរើស F-Tile CPRI PHY Intel FPGA IP ។ បង្អួចបំរែបំរួល IP ថ្មីលេចឡើង។
2. បញ្ជាក់ឈ្មោះកម្រិតកំពូល សម្រាប់បំរែបំរួល IP ផ្ទាល់ខ្លួនរបស់អ្នក។ កម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្ររក្សាទុកការកំណត់បំរែបំរួល IP នៅក្នុង a file មានឈ្មោះ .ip
3. ចុចយល់ព្រម។ កម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្រលេចឡើង។
4. នៅលើផ្ទាំង IP បញ្ជាក់ប៉ារ៉ាម៉ែត្រសម្រាប់បំរែបំរួលស្នូល IP របស់អ្នក។
5. នៅលើ Example ផ្ទាំង Design នៅក្រោម Example រចនា Files, ជ្រើសរើសជម្រើស Simulation ដើម្បីបង្កើត testbench និងគម្រោងតែការចងក្រងប៉ុណ្ណោះ។ ជ្រើសរើសជម្រើសសំយោគ ដើម្បីបង្កើតការរចនាផ្នែករឹង ឧampលេ អ្នក​ត្រូវ​តែ​ជ្រើស​រើស​យ៉ាង​ហោច​ណាស់​មួយ​ក្នុង​ចំណោម​ជម្រើស​ពិសោធ​និង​ការ​សំយោគ​ដើម្បី​បង្កើត ex designampលេ
6. នៅលើ Exampផ្ទាំង រចនា ក្រោម បង្កើត HDL Format ជ្រើសរើស Verilog HDL ឬ VHDL ។ ប្រសិនបើអ្នកជ្រើសរើស VHDL អ្នកត្រូវតែក្លែងធ្វើ testbench ជាមួយនឹងម៉ាស៊ីនក្លែងធ្វើភាសាចម្រុះ។ ឧបករណ៍ដែលកំពុងធ្វើតេស្តនៅក្នុង ex_ ថតគឺជាគំរូ VHDL ប៉ុន្តែ testbench សំខាន់ file គឺជា System Verilog file.
7. ចុចបង្កើត Exampប៊ូតុងរចនា។ ការជ្រើសរើស Exampបង្អួចបញ្ជីឈ្មោះរចនាលេចឡើង។
8. ប្រសិនបើអ្នកចង់កែប្រែការរចនា example ផ្លូវថត ឬឈ្មោះពីលំនាំដើមដែលបានបង្ហាញ (cpriphy_ftile_0_example_design) រកមើលផ្លូវថ្មី ហើយវាយ ex design ថ្មី។ampឈ្មោះ​ថត (ample_dir>) ។

រចនាសម្ព័ន្ធថត

ការរចនាស្នូល F-Tile CPRI PHY Intel FPGA IP ឧample file ថតមានដូចខាងក្រោមដែលបានបង្កើត files សម្រាប់ការរចនា exampលេ

រូបភាពទី 4. រចនាសម្ព័នថតឯកសារដែលបានបង្កើត Example រចនា

តារាង 1. Testbench File ការពិពណ៌នា

File ឈ្មោះ	ការពិពណ៌នា
Key Testbench និងការក្លែងធ្វើ Files
<design_example_dir>/ ឧample_testbench/basic_avl_tb_top.sv	កៅអីសាកល្បងកម្រិតកំពូល file. testbench ធ្វើអោយ DUT wrapper ភ្លាមៗ ហើយដំណើរការ Verilog HDL ដើម្បីបង្កើត និងទទួលយកកញ្ចប់។
<design_example_dir>/ ឧample_testbench/ cpriphy_ftile_wrapper.sv	រុំ DUT ដែលធ្វើអោយ DUT និងសមាសធាតុ testbench ផ្សេងទៀតភ្លាមៗ។
ស្គ្រីប Testbench (1)
<design_example_dir>/ ឧample_testbench/run_vsim.do	ស្គ្រីប Siemens EDA ModelSim SE ឬ Questa ឬ Questa-Intel FPGA Edition ដើម្បីដំណើរការកៅអីសាកល្បង។
<design_example_dir>/ ឧample_testbench/run_vcs.sh	ស្គ្រីប Synopsys VCS ដើម្បីដំណើរការ testbench ។
<design_example_dir>/ ឧample_testbench/run_vcsmx.sh	ស្គ្រីប Synopsys VCS MX (រួមបញ្ចូលគ្នារវាង Verilog HDL និង SystemVerilog ជាមួយ VHDL) ដើម្បីដំណើរការការសាកល្បង។

មិនអើពើស្គ្រីបក្លែងធ្វើផ្សេងទៀតនៅក្នុងample_dir>/example_testbench/ ថត។

តារាង 2. Hardware Design Example File ការពិពណ៌នា

File ឈ្មោះ	ការពិពណ៌នា
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf	គម្រោង Intel Quartus Prime file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf	ការកំណត់គម្រោង Intel Quartus Prime file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc	Synopsys Design Constraints fileស. អ្នកអាចចម្លង និងកែប្រែទាំងនេះ files សម្រាប់ការរចនា Intel Agilex™ ផ្ទាល់ខ្លួនរបស់អ្នក។
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v	កម្រិតកំពូលនៃការរចនា Verilog HDL example file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv	រុំ DUT ដែលធ្វើអោយ DUT និងសមាសធាតុ testbench ផ្សេងទៀតភ្លាមៗ។
<design_example_dir>/hardware_test_design/ hwtest_sl/main_script.tcl	មេ file សម្រាប់ចូលប្រើ System Console។

ការក្លែងធ្វើការរចនា Exampនៅ Testbench

រូបភាពទី 5. នីតិវិធី

សូមអនុវត្តតាមជំហានទាំងនេះ ដើម្បីក្លែងធ្វើតុល្យការ៖

1. នៅប្រអប់បញ្ចូលពាក្យបញ្ជា ប្តូរទៅថតសាកល្បងសាកល្បងample_dir>/example_testbench ។ ស៊ីឌី / ឧample_testbench
2. ដំណើរការ quartus_tlg នៅលើគម្រោងដែលបានបង្កើត file៖ quartus_tlg cpriphy_ftile_hw
3. ដំណើរការ ip-setup-simulation៖ ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
4. ដំណើរការស្គ្រីបក្លែងធ្វើសម្រាប់កម្មវិធីក្លែងធ្វើដែលបានគាំទ្រតាមជម្រើសរបស់អ្នក។ ស្គ្រីបចងក្រង និងដំណើរការ testbench នៅក្នុងម៉ាស៊ីនក្លែងធ្វើ។ សូមមើលតារាង ជំហានដើម្បីក្លែងធ្វើ Testbench ។
5. វិភាគលទ្ធផល។ Testbench ដែលទទួលបានជោគជ័យបានទទួលស៊ុមខ្ពស់ចំនួនប្រាំ និងបង្ហាញ "ឆ្លងកាត់"។

តារាងទី 3. ជំហានដើម្បីក្លែងធ្វើ Testbench នៅក្នុង Synopsys VCS* Simulator

ក្លែងធ្វើ	សេចក្តីណែនាំ
វីស៊ីអេស	នៅក្នុងបន្ទាត់ពាក្យបញ្ជាវាយ:
	sh run_vcs.sh
បន្ត…

ក្លែងធ្វើ	សេចក្តីណែនាំ
VCS MX	នៅក្នុងបន្ទាត់ពាក្យបញ្ជាវាយ:
	sh run_vcsmx.sh
ModelSim SE ឬ Questa ឬ Questa-Intel FPGA Edition	នៅក្នុងបន្ទាត់ពាក្យបញ្ជាវាយ:
	vsim -do run_vsim.do
	ប្រសិនបើអ្នកចូលចិត្តក្លែងធ្វើដោយមិនបង្ហាញ GUI សូមវាយ៖
	vsim -c -do run_vsim.do

សampលទ្ធផល le បង្ហាញពីការដំណើរការសាកល្បងដោយជោគជ័យសម្រាប់ 24.33024 Gbps ជាមួយនឹងបណ្តាញ 4 CPRI៖

ការចងក្រងគម្រោងការចងក្រងតែប៉ុណ្ណោះ

ដើម្បីចងក្រងការចងក្រង - តែឧample គម្រោង សូមអនុវត្តតាមជំហានទាំងនេះ៖

1. ធានាការរចនាការចងក្រង ឧampជំនាន់​នេះ​បាន​បញ្ចប់។
2. នៅក្នុងកម្មវិធី Intel Quartus Prime Pro Edition សូមបើកគម្រោង Intel Quartus Prime Pro Editionample_dir>/compilation_test_design/cpriphy_ftile.qpf ។
3. នៅលើម៉ឺនុយដំណើរការសូមចុចចាប់ផ្តើមការចងក្រង។
4. បន្ទាប់ពីការចងក្រងដោយជោគជ័យ របាយការណ៍សម្រាប់ពេលវេលា និងសម្រាប់ការប្រើប្រាស់ធនធានមាននៅក្នុងវគ្គ Intel Quartus Prime Pro Edition របស់អ្នក។

ព័ត៌មានពាក់ព័ន្ធ
លំហូរការរចនាផ្អែកលើប្លុក

ការចងក្រង និងកំណត់រចនាសម្ព័ន្ធ Example ក្នុង Hardware

ដើម្បីចងក្រងការរចនាផ្នែករឹង ឧample ហើយកំណត់រចនាសម្ព័ន្ធវានៅលើឧបករណ៍ Intel Agilex របស់អ្នក សូមអនុវត្តតាមជំហានទាំងនេះ៖

1. ធានាការរចនាផ្នែករឹង ឧampជំនាន់​នេះ​បាន​បញ្ចប់។
2. នៅក្នុងកម្មវិធី Intel Quartus Prime Pro Edition សូមបើកគម្រោង Intel Quartus Primeample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf ។
3. កែសម្រួល .qsf file ដើម្បីកំណត់ម្ជុលដោយផ្អែកលើផ្នែករឹងរបស់អ្នក។
4. នៅលើម៉ឺនុយដំណើរការសូមចុចចាប់ផ្តើមការចងក្រង។
5. បន្ទាប់ពីការចងក្រងដោយជោគជ័យ a .sof file មាននៅក្នុងample_dir>/hardware_test_design/output_files ថត។

អនុវត្តតាមជំហានទាំងនេះ ដើម្បីរៀបចំកម្មវិធីរចនាផ្នែករឹង ឧample នៅលើឧបករណ៍ Intel Agilex៖

• ភ្ជាប់ Intel Agilex I-series Transceiver Signal Integrity Development Kit ទៅកុំព្យូទ័រម៉ាស៊ីន។
  ចំណាំ៖ ឧបករណ៍អភិវឌ្ឍន៍ត្រូវបានរៀបចំទុកជាមុនជាមួយនឹងប្រេកង់នាឡិកាត្រឹមត្រូវតាមលំនាំដើម។ អ្នកមិនចាំបាច់ប្រើកម្មវិធី Clock Control ដើម្បីកំណត់ប្រេកង់នោះទេ។
• នៅលើ Tools menu ចុច Programmer ។
• នៅក្នុង Programmer ចុច Hardware Setup។
• ជ្រើសរើសឧបករណ៍សរសេរកម្មវិធី។
• ត្រូវប្រាកដថារបៀបត្រូវបានកំណត់ទៅ JTAG.
• ជ្រើសរើសឧបករណ៍ Intel Agilex ហើយចុច បន្ថែមឧបករណ៍។ អ្នកសរសេរកម្មវិធីបង្ហាញដ្យាក្រាមប្លុកនៃការតភ្ជាប់រវាងឧបករណ៍នៅលើក្តាររបស់អ្នក។
• នៅក្នុងជួរជាមួយ .sof របស់អ្នក សូមធីកប្រអប់សម្រាប់ .sof ។
• ធីកប្រអប់ក្នុងជួរឈរ កម្មវិធី/កំណត់រចនាសម្ព័ន្ធ។
• ចុចចាប់ផ្តើម។

ព័ត៌មានពាក់ព័ន្ធ

• លំហូរការរចនាផ្អែកលើប្លុក
• ការសរសេរកម្មវិធីឧបករណ៍ Intel FPGA
• ការវិភាគ និងបំបាត់កំហុសការរចនាជាមួយ System Console

ការសាកល្បងការរចនាផ្នែករឹង Example

បន្ទាប់ពីអ្នកចងក្រង F-Tile CPRI PHY Intel FPGA IP core design example ហើយកំណត់រចនាសម្ព័ន្ធវានៅលើឧបករណ៍ Intel Agilex របស់អ្នក អ្នកអាចប្រើ System Console ដើម្បីសរសេរកម្មវិធី IP core និងការចុះឈ្មោះ PHY IP core របស់វា។
ដើម្បីបើក System Console និងសាកល្បងការរចនាផ្នែករឹង exampដូច្នេះ សូមអនុវត្តតាមជំហានទាំងនេះ៖

1. បន្ទាប់ពីការរចនាផ្នែករឹង ឧample ត្រូវបានកំណត់រចនាសម្ព័ន្ធនៅលើឧបករណ៍ Intel Agilex នៅក្នុងកម្មវិធី Intel Quartus Prime Pro Edition នៅលើឧបករណ៍ម៉ឺនុយ ចុច System Debugging Tools ➤ System Console ។
2. នៅក្នុងផ្ទាំង Tcl Console វាយ cd hwtest ដើម្បីប្តូរថតទៅample_dir>/hardware_test_design/hwtest_sl.
3. វាយប្រភព main_script.tcl ដើម្បីបើកការតភ្ជាប់ទៅ JTAG មេហើយចាប់ផ្តើមការសាកល្បង។

រចនា Exampការពិពណ៌នា

ការរចនា example បង្ហាញពីមុខងារជាមូលដ្ឋាននៃ F-Tile CPRI PHY Intel FPGA IP core ។ អ្នកអាចបង្កើតការរចនាពី Exampផ្ទាំងរចនានៅក្នុងកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ F-Tile CPRI PHY Intel FPGA IP ។
ដើម្បីបង្កើតការរចនា ឧampដូច្នេះ ដំបូងអ្នកត្រូវតែកំណត់តម្លៃប៉ារ៉ាម៉ែត្រសម្រាប់បំរែបំរួលស្នូល IP ដែលអ្នកមានបំណងបង្កើតនៅក្នុងផលិតផលចុងក្រោយរបស់អ្នក។ អ្នកអាចជ្រើសរើសដើម្បីបង្កើត example ដោយមានឬគ្មានមុខងារ RS-FEC ។ លក្ខណៈពិសេស RS-FEC អាចប្រើបានជាមួយនឹងអត្រាប៊ីតបន្ទាត់ CPRI 10.1376, 12.1651 និង 24.33024 Gbps ។
តារាងទី 4. F-Tile CPRI PHY Intel FPGA IP Core Feature Matrix

អត្រាប៊ីតបន្ទាត់ CPRI (Gbps)	ការគាំទ្រ RS-FEC	នាឡិកាយោង (MHz)	កំណត់ការគាំទ្រភាពយឺតយ៉ាវ
1.2288	ទេ	153.6	បាទ
2.4576	ទេ	153.6	បាទ
3.072	ទេ	153.6	បាទ
4.9152	ទេ	153.6	បាទ
6.144	ទេ	153.6	បាទ
9.8304	ទេ	153.6	បាទ
10.1376	ដោយមាន និងគ្មាន	184.32	បាទ
12.1651	ដោយមាន និងគ្មាន	184.32	បាទ
24.33024	ដោយមាន និងគ្មាន	184.32	បាទ

លក្ខណៈពិសេស

• បង្កើតការរចនា example ជាមួយនឹងមុខងារ RS-FEC
• សមត្ថភាពត្រួតពិនិត្យកញ្ចប់ព័ត៌មានមូលដ្ឋាន រួមទាំងចំនួន latency ធ្វើដំណើរជុំវិញ

ការរចនាក្លែងធ្វើ Example

ការរចនា F-Tile CPRI PHY Intel FPGA IP ឧample បង្កើត testbench និងការក្លែងធ្វើ files ដែលធ្វើអោយ F-Tile CPRI PHY Intel FPGA IP core ភ្លាមៗនៅពេលអ្នកជ្រើសរើសជម្រើស Simulation ។

រូបភាពទី 6. ដ្យាក្រាមប្លុកសម្រាប់ 10.1316, 12.1651, និង 24.33024 Gbps (ដោយមាន និងគ្មាន RS-FEC) អត្រាបន្ទាត់

រូបភាពទី 7. ដ្យាក្រាមប្លុកសម្រាប់ 1.228, 2.4576, 3.072, 4.9152, 6.144, និង 9.8304 Gbps អត្រាបន្ទាត់

នៅក្នុងការរចនានេះ ឧample, the simulation testbench ផ្តល់នូវមុខងារជាមូលដ្ឋានដូចជាការចាប់ផ្តើម និងរង់ចាំសម្រាប់ចាក់សោ បញ្ជូន និងទទួលកញ្ចប់។
ដំណើរការសាកល្បងជោគជ័យបង្ហាញលទ្ធផលដែលបញ្ជាក់ពីឥរិយាបថខាងក្រោម៖

1. តក្កវិជ្ជាអតិថិជនកំណត់ស្នូល IP ឡើងវិញ។
2. តក្កវិជ្ជាអតិថិជនរង់ចាំការតម្រឹមផ្លូវទិន្នន័យ RX ។
3. តក្កវិជ្ជារបស់អតិថិជនបញ្ជូន hyperframes នៅលើចំណុចប្រទាក់ TX MII ហើយរង់ចាំសម្រាប់ hyperframes ចំនួនប្រាំដែលត្រូវបានទទួលនៅលើចំណុចប្រទាក់ RX MII ។ Hyperframes ត្រូវបានបញ្ជូន និងទទួលនៅលើចំណុចប្រទាក់ MII យោងតាមការបញ្ជាក់ CPRI v7.0 ។
   ចំណាំ៖ CPRI រចនាដែលកំណត់គោលដៅ 1.2, 2.4, 3, 4.9, 6.1, និង 9.8 Gbps អត្រាបន្ទាត់ប្រើប្រាស់ 8b/10b interface ហើយការរចនាដែលកំណត់គោលដៅ 10.1, 12.1 និង 24.3 Gbps (ដោយមាន និងគ្មាន RS-FEC) ប្រើចំណុចប្រទាក់ MII ។ ការរចនានេះ example រួមបញ្ចូលការរាប់ការធ្វើដំណើរជុំដើម្បីរាប់ការពន្យាពេលធ្វើដំណើរជុំវិញពី TX ទៅ RX ។
4. តក្កវិជ្ជារបស់អតិថិជនអានតម្លៃភាពយឺតយ៉ាវនៃការធ្វើដំណើរជុំ និងពិនិត្យមើលមាតិកា និងភាពត្រឹមត្រូវនៃទិន្នន័យ hyperframes នៅផ្នែកខាង RX MII នៅពេលដែលបញ្ជរបញ្ចប់ការរាប់រយៈពេល latency ជុំ។

ព័ត៌មានពាក់ព័ន្ធ

• លក្ខណៈ​ពិសេស CPRI

ការរចនាផ្នែករឹង Example

រូបភាពទី 8. ការរចនាផ្នែករឹង Exampដ្យាក្រាមប្លុក

 

ចំណាំ

1. CPRI រចនាជាមួយនឹងអត្រាបន្ទាត់ CPRI 2.4/4.9/9.8 Gbps ប្រើចំណុចប្រទាក់ 8b/10b ហើយការរចនាអត្រាបន្ទាត់ CPRI ផ្សេងទៀតទាំងអស់ប្រើចំណុចប្រទាក់ MII ។
2. CPRI រចនាជាមួយនឹង 2.4/4.9/9.8 Gbps អត្រាបន្ទាត់ CPRI ត្រូវការនាឡិកាយោង 153.6 MHz transceiver ហើយអត្រាបន្ទាត់ CPRI ផ្សេងទៀតទាំងអស់ត្រូវការ 184.32 MHz ។

F-Tile CPRI PHY Intel FPGA IP core design hardware exampឡេរួមបញ្ចូលសមាសធាតុដូចខាងក្រោមៈ

• F-Tile CPRI PHY Intel FPGA IP core ។
• ប្លុកតក្កវិជ្ជារបស់អតិថិជនកញ្ចប់ដែលបង្កើត និងទទួលចរាចរណ៍។
• បញ្ជរដំណើរជុំវិញ។
• IOPLL ដើម្បីបង្កើត sampលីងនាឡិកាសម្រាប់តក្កវិជ្ជាកំណត់ភាពយឺតយ៉ាវនៅខាងក្នុង IP និងសមាសភាគបញ្ជរដំណើរជុំវិញនៅ testbench ។
• ប្រព័ន្ធ PLL ដើម្បីបង្កើតនាឡិកាប្រព័ន្ធសម្រាប់ IP ។
• ឧបករណ៍ឌិកូដអាសយដ្ឋាន Avalon®-MM ដើម្បីឌិកូដទំហំអាសយដ្ឋានកំណត់រចនាសម្ព័ន្ធឡើងវិញសម្រាប់ម៉ូឌុល CPRI, Transceiver និង Ethernet កំឡុងពេលចូលដំណើរការកំណត់រចនាសម្ព័ន្ធឡើងវិញ។
• ប្រភព និងការស៊ើបអង្កេតសម្រាប់ការអះអាងកំណត់ឡើងវិញ និងការត្រួតពិនិត្យនាឡិកា និងប៊ីតស្ថានភាពមួយចំនួន។
• JTAG ឧបករណ៍បញ្ជាដែលទាក់ទងជាមួយ System Console ។ អ្នកប្រាស្រ័យទាក់ទងជាមួយតក្កវិជ្ជាអតិថិជនតាមរយៈ System Console ។

សញ្ញាចំណុចប្រទាក់

តារាង 5. Design Example សញ្ញាចំណុចប្រទាក់

សញ្ញា	ទិសដៅ	ការពិពណ៌នា
ref_clk100MHz	បញ្ចូល	នាឡិកាបញ្ចូលសម្រាប់ការចូលប្រើ CSR នៅលើចំណុចប្រទាក់កំណត់រចនាសម្ព័ន្ធឡើងវិញទាំងអស់។ បើកបរនៅ 100 MHz ។
i_clk_ref[0]	បញ្ចូល	នាឡិកាយោងសម្រាប់ System PLL ។ បើកបរនៅ 156.25 MHz ។
i_clk_ref[1]	បញ្ចូល	នាឡិកាយោងឧបករណ៍បញ្ជូន។ បើកបរនៅ • 153.6 MHz សម្រាប់អត្រាខ្សែ CPRI 1.2, 2.4, 3, 4.9, 6.1, និង 9.8 Gbps ។ • 184.32 MHz សម្រាប់អត្រាខ្សែ CPRI 10.1,12.1 និង 24.3 Gbps ដោយមាន និងគ្មាន RS-FEC ។
i_rx_serial[n]	បញ្ចូល	ឧបករណ៍បញ្ជូន PHY បញ្ចូលទិន្នន័យសៀរៀល។
o_tx_serial[n]	ទិន្នផល	Transceiver PHY ទិន្នផលទិន្នន័យសៀរៀល។

រចនា Example ការចុះឈ្មោះ

តារាង 6. Design Example ការចុះឈ្មោះ

លេខឆានែល	អាសយដ្ឋានមូលដ្ឋាន (អាសយដ្ឋានបៃ)	ប្រភេទចុះឈ្មោះ
0	0x00000000	CPRI PHY Reconfiguration ចុះឈ្មោះសម្រាប់ Channel 0
	0x00100000	ការកំណត់រចនាសម្ព័ន្ធអ៊ីសឺរណិតចុះឈ្មោះសម្រាប់ឆានែល 0
	0x00200000	Transceiver Reconfiguration ចុះឈ្មោះសម្រាប់ Channel 0
1(2)	0x01000000	CPRI PHY Reconfiguration ចុះឈ្មោះសម្រាប់ Channel 1
	0x01100000	ការកំណត់រចនាសម្ព័ន្ធអ៊ីសឺរណិតចុះឈ្មោះសម្រាប់ឆានែល 1
	0x01200000	Transceiver Reconfiguration ចុះឈ្មោះសម្រាប់ Channel 1
2(2)	0x02000000	CPRI PHY Reconfiguration ចុះឈ្មោះសម្រាប់ Channel 2
	0x02100000	ការកំណត់រចនាសម្ព័ន្ធអ៊ីសឺរណិតចុះឈ្មោះសម្រាប់ឆានែល 2
	0x02200000	Transceiver Reconfiguration ចុះឈ្មោះសម្រាប់ Channel 2
បន្ត…

លេខឆានែល	អាសយដ្ឋានមូលដ្ឋាន (អាសយដ្ឋានបៃ)	ប្រភេទចុះឈ្មោះ
3(2)	0x03000000	CPRI PHY Reconfiguration ចុះឈ្មោះសម្រាប់ Channel 3
	0x03100000	ការកំណត់រចនាសម្ព័ន្ធអ៊ីសឺរណិតចុះឈ្មោះសម្រាប់ឆានែល 3
	0x03200000	Transceiver Reconfiguration ចុះឈ្មោះសម្រាប់ Channel 3

ការចុះឈ្មោះទាំងនេះត្រូវបានបម្រុងទុកប្រសិនបើឆានែលមិនត្រូវបានប្រើ។

F-Tile CPRI PHY Intel FPGA IP Design Example បណ្ណសារមគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់

ប្រសិនបើកំណែស្នូល IP មិនត្រូវបានរាយបញ្ជី ការណែនាំអ្នកប្រើប្រាស់សម្រាប់កំណែស្នូល IP ពីមុនត្រូវបានអនុវត្ត។

កំណែ Intel Quartus Prime	កំណែស្នូល IP	ការណែនាំអ្នកប្រើប្រាស់
21.2	2.0.0	F-Tile CPRI PHY Intel FPGA IP Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់

ប្រវត្តិកែប្រែឯកសារសម្រាប់ F-Tile CPRI PHY Intel FPGA IP Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់

កំណែឯកសារ	កំណែ Intel Quartus Prime	កំណែ IP	ការផ្លាស់ប្តូរ
2021.10.04	21.3	3.0.0	បានបន្ថែមការគាំទ្រសម្រាប់ម៉ាស៊ីនក្លែងធ្វើថ្មីនៅក្នុងផ្នែក៖ តម្រូវការផ្នែករឹង និងកម្មវិធី. ជំហានដែលបានធ្វើបច្ចុប្បន្នភាពនៅក្នុងផ្នែក៖ ការក្លែងធ្វើការរចនា Exampនៅ Testbench. បានធ្វើបច្ចុប្បន្នភាពផ្នែកខាងក្រោមជាមួយនឹងព័ត៌មានអត្រាបន្ទាត់ថ្មី៖ រចនា Exampការពិពណ៌នា ការរចនាក្លែងធ្វើ Example សញ្ញាចំណុចប្រទាក់ បានធ្វើបច្ចុប្បន្នភាពអាសយដ្ឋាននៅក្នុងផ្នែក៖ រចនា Example ការចុះឈ្មោះ.
2021.06.21	21.2	2.0.0	ការចេញផ្សាយដំបូង។

សាជីវកម្ម Intel ។ រក្សា​រ​សិទ្ធ​គ្រប់យ៉ាង។ Intel, និមិត្តសញ្ញា Intel និងសញ្ញា Intel ផ្សេងទៀតគឺជាពាណិជ្ជសញ្ញារបស់ Intel Corporation ឬក្រុមហ៊ុនបុត្រសម្ព័ន្ធរបស់ខ្លួន។ Intel ធានាការអនុវត្តផលិតផល FPGA និង semiconductor របស់ខ្លួនទៅនឹងលក្ខណៈបច្ចេកទេសបច្ចុប្បន្នស្របតាមការធានាស្តង់ដាររបស់ Intel ប៉ុន្តែរក្សាសិទ្ធិក្នុងការផ្លាស់ប្តូរផលិតផល និងសេវាកម្មណាមួយនៅពេលណាមួយដោយមិនមានការជូនដំណឹងជាមុន។ Intel សន្មត់ថាគ្មានទំនួលខុសត្រូវ ឬទំនួលខុសត្រូវដែលកើតចេញពីកម្មវិធី ឬការប្រើប្រាស់ព័ត៌មាន ផលិតផល ឬសេវាកម្មណាមួយដែលបានពិពណ៌នានៅទីនេះ លើកលែងតែមានការយល់ព្រមជាលាយលក្ខណ៍អក្សរដោយ Intel ។ អតិថិជនរបស់ Intel ត្រូវបានណែនាំឱ្យទទួលបានកំណែចុងក្រោយបំផុតនៃការបញ្ជាក់ឧបករណ៍ មុនពេលពឹងផ្អែកលើព័ត៌មានដែលបានបោះពុម្ពផ្សាយណាមួយ និងមុនពេលធ្វើការបញ្ជាទិញផលិតផល ឬសេវាកម្ម។
*ឈ្មោះ និងម៉ាកផ្សេងទៀតអាចត្រូវបានទាមទារជាកម្មសិទ្ធិរបស់អ្នកដទៃ។

ឯកសារ/ធនធាន

Intel F-Tile CPRI PHY FPGA IP Design Example [pdf] ការណែនាំអ្នកប្រើប្រាស់ F-Tile CPRI PHY FPGA IP Design Example, PHY FPGA IP Design Example, F-Tile CPRI IP Design Example, IP Design Example, រចនា IP

ឯកសារយោង

• សៀវភៅណែនាំអ្នកប្រើប្រាស់