इंटेल एफ-टाइल CPRI PHY FPGA IP डिजाइन पूर्वampले प्रयोगकर्ता गाइड

F-Tile CPRI PHY Intel® FPGA IP कोरले सिमुलेशन टेस्टबेन्च र हार्डवेयर डिजाइन पूर्व प्रदान गर्दछample जसले संकलन र हार्डवेयर परीक्षणलाई समर्थन गर्दछ। जब तपाइँ डिजाइन उत्पन्न गर्नुहुन्छ पूर्वampले, प्यारामिटर सम्पादकले स्वचालित रूपमा सिर्जना गर्दछ fileहार्डवेयरमा डिजाइनको अनुकरण, कम्पाइल र परीक्षण गर्न आवश्यक छ।
इंटेलले एक संकलन-मात्र पूर्व प्रदान गर्दछample परियोजना जुन तपाइँ छिटो आईपी कोर क्षेत्र र समय अनुमान गर्न प्रयोग गर्न सक्नुहुन्छ।
F-Tile CPRI PHY Intel FPGA IP कोरले डिजाइन पूर्व उत्पादन गर्ने क्षमता प्रदान गर्दछ।ampCPRI च्यानलहरूको संख्या र CPRI लाइन बिट दरहरूको सबै समर्थित संयोजनहरूको लागि। टेस्टबेन्च र डिजाइन पूर्वampले F-Tile CPRI PHY Intel FPGA IP कोरको धेरै प्यारामिटर संयोजनहरूलाई समर्थन गर्दछ।

चित्र १. डिजाइनको लागि विकास चरणहरू पूर्वample

सम्बन्धित जानकारी

F-Tile CPRI PHY Intel FPGA IP प्रयोगकर्ता गाइड
- F-tile CPRI PHY IP मा विस्तृत जानकारीको लागि।
F-Tile CPRI PHY Intel FPGA IP रिलीज नोटहरू
- आईपी रिलिज नोट्सले विशेष रिलीजमा आईपी परिवर्तनहरूको सूची गर्दछ।

हार्डवेयर र सफ्टवेयर आवश्यकताहरू

पूर्व परीक्षण गर्नampले डिजाइन, निम्न हार्डवेयर र सफ्टवेयर प्रयोग गर्नुहोस्:

Intel Quartus® प्राइम प्रो संस्करण सफ्टवेयर
प्रणाली कन्सोल

समर्थित सिमुलेटरहरू:
- Synopsys* VCS*
- Synopsys VCS MX
- Siemens* EDA ModelSim* SE वा Questa* — Questa-Intel FPGA संस्करण

डिजाइन उत्पन्न गर्दै

चित्र 2. प्रक्रिया

चित्र ४ उदाampआईपी प्यारामिटर सम्पादकमा डिजाइन ट्याब

एक इंटेल क्वार्टस प्राइम प्रो संस्करण परियोजना सिर्जना गर्न:

Intel Quartus प्राइम प्रो संस्करणमा, क्लिक गर्नुहोस् File ➤ नयाँ क्वार्टस प्राइम प्रोजेक्ट सिर्जना गर्न नयाँ प्रोजेक्ट विजार्ड, वा File ➤ अवस्थित इंटेल क्वार्टस प्राइम परियोजना खोल्न परियोजना खोल्नुहोस्। विजार्डले तपाइँलाई यन्त्र निर्दिष्ट गर्न संकेत गर्दछ।
उपकरण परिवार Agilex (I-श्रृङ्खला) निर्दिष्ट गर्नुहोस् र यी सबै आवश्यकताहरू पूरा गर्ने यन्त्र चयन गर्नुहोस्:
- ट्रान्सीभर टाइल एफ-टाइल हो
- ट्रान्सीभर गति ग्रेड -1 वा -2 हो
- कोर गति ग्रेड -1 वा -2 वा -3 हो
समाप्त क्लिक गर्नुहोस्।

F-Tile CPRI PHY Intel FPGA IP हार्डवेयर डिजाइन पूर्व उत्पन्न गर्न यी चरणहरू पालना गर्नुहोस्ample र testbench:

IP क्याटलगमा, F-Tile CPRI PHY Intel FPGA IP पत्ता लगाउनुहोस् र चयन गर्नुहोस्। नयाँ आईपी भिन्नता विन्डो देखा पर्दछ।

शीर्ष-स्तरको नाम निर्दिष्ट गर्नुहोस् तपाइँको अनुकूलन आईपी भिन्नता को लागी। प्यारामिटर सम्पादकले IP भिन्नता सेटिङहरूलाई a मा बचत गर्छ file नाम दिइएको .ip
ठीक क्लिक गर्नुहोस्। प्यारामिटर सम्पादक देखिन्छ।

IP ट्याबमा, तपाईंको IP कोर भिन्नताका लागि प्यारामिटरहरू निर्दिष्ट गर्नुहोस्।
पूर्व माampले डिजाइन ट्याब, पूर्व अन्तर्गतampले डिजाइन Files, testbench र संकलन-मात्र परियोजना उत्पन्न गर्न सिमुलेशन विकल्प चयन गर्नुहोस्। हार्डवेयर डिजाइन पूर्व उत्पन्न गर्न सिन्थेसिस विकल्प चयन गर्नुहोस्ample। तपाईंले डिजाइन पूर्व उत्पन्न गर्न सिमुलेशन र सिन्थेसिस विकल्पहरू मध्ये कम्तिमा एउटा चयन गर्नुपर्छample।

पूर्व माampले डिजाइन ट्याब, उत्पन्न HDL ढाँचा अन्तर्गत, Verilog HDL वा VHDL चयन गर्नुहोस्। यदि तपाईंले VHDL चयन गर्नुभयो भने, तपाईंले मिश्रित-भाषा सिम्युलेटरको साथ testbench सिमुलेट गर्नुपर्छ। ex_ मा परीक्षण अन्तर्गत उपकरण डाइरेक्टरी एक VHDL मोडेल हो, तर मुख्य testbench file प्रणाली Verilog छ file.
क्लिक गर्नुहोस् Ex उत्पन्न गर्नुहोस्ampले डिजाइन बटन। पूर्व चयन गर्नुहोस्ampले डिजाइन डाइरेक्टरी विन्डो देखिन्छ।
यदि तपाइँ डिजाइन परिमार्जन गर्न चाहनुहुन्छ भने पूर्वampले डाइरेक्टरी मार्ग वा पूर्वनिर्धारितबाट नाम (cpriphy_ftile_0_example_design), नयाँ मार्गमा ब्राउज गर्नुहोस् र नयाँ डिजाइन पूर्व टाइप गर्नुहोस्ampले डाइरेक्टरी नाम (ample_dir>)।

निर्देशिका संरचना

F-Tile CPRI PHY Intel FPGA IP कोर डिजाइन पूर्वample file डाइरेक्टरीहरूले निम्न उत्पन्न समावेश गर्दछ fileडिजाइनको लागि s पूर्वample।

चित्र 4. उत्पन्न पूर्व को निर्देशिका संरचनाampले डिजाइन

तालिका ३. टेस्टबेन्च File विवरणहरू

File नामहरू	विवरण
कुञ्जी Testbench र सिमुलेशन Files
<design_example_dir>/ पूर्वample_testbench/basic_avl_tb_top.sv	शीर्ष स्तरको टेस्टबेन्च file। टेस्टबेन्चले DUT र्यापरलाई इन्स्ट्यान्टियट गर्छ र प्याकेटहरू उत्पन्न गर्न र स्वीकार गर्न Verilog HDL कार्यहरू चलाउँछ।
<design_example_dir>/ पूर्वample_testbench/ cpriphy_ftile_wrapper.sv	DUT रैपर जसले DUT र अन्य testbench कम्पोनेन्टहरू इन्स्ट्यान्टियट गर्छ।
टेस्टबेन्च लिपिहरू(1)
<design_example_dir>/ पूर्वample_testbench/run_vsim.do	टेस्टबेन्च चलाउनको लागि Siemens EDA ModelSim SE वा Questa वा Questa-Intel FPGA संस्करण लिपि।
<design_example_dir>/ पूर्वample_testbench/run_vcs.sh	टेस्टबेन्च चलाउनको लागि Synopsys VCS लिपि।
<design_example_dir>/ पूर्वample_testbench/run_vcsmx.sh	टेस्टबेन्च चलाउनको लागि Synopsys VCS MX स्क्रिप्ट (VHDL सँग Verilog HDL र SystemVerilog संयुक्त)।

मा कुनै पनि अन्य सिम्युलेटर लिपि उपेक्षा गर्नुहोस्ample_dir>/example_testbench/ फोल्डर।

तालिका २. हार्डवेयर डिजाइन उदाample File विवरणहरू

File नामहरू	विवरणहरू
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf	इंटेल क्वार्टस प्राइम परियोजना file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf	इंटेल क्वार्टस प्राइम प्रोजेक्ट सेटिङ file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc	Synopsys डिजाइन बाधाहरू files तपाईं यसलाई प्रतिलिपि र परिमार्जन गर्न सक्नुहुन्छ fileतपाईंको आफ्नै Intel Agilex™ डिजाइनको लागि।
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v	शीर्ष-स्तर Verilog HDL डिजाइन पूर्वample file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv	DUT रैपर जसले DUT र अन्य testbench कम्पोनेन्टहरू इन्स्ट्यान्टियट गर्छ।
<design_example_dir>/hardware_test_design/ hwtest_sl/main_script.tcl	मुख्य file प्रणाली कन्सोल पहुँचको लागि।

डिजाइनको अनुकरण गर्दै पूर्वampले टेस्टबेन्च

चित्र 5. प्रक्रिया

Testbench अनुकरण गर्न यी चरणहरू पालना गर्नुहोस्:

आदेश प्रम्प्टमा, testbench सिमुलेशन डाइरेक्टरीमा परिवर्तन गर्नुहोस्ample_dir>/example_testbench। cd /पूर्वample_testbench
उत्पन्न परियोजनामा quartus_tlg चलाउनुहोस् file: quartus_tlg cpriphy_ftile_hw
ip-setup-simulation चलाउनुहोस्: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
आफ्नो रोजाइको समर्थित सिमुलेटरको लागि सिमुलेशन लिपि चलाउनुहोस्। लिपिले सिम्युलेटरमा टेस्टबेन्च कम्पाइल र चलाउँछ। टेष्टबेन्चको नक्कल गर्ने चरणहरू तालिकालाई सन्दर्भ गर्नुहोस्।
परिणामहरू विश्लेषण गर्नुहोस्। सफल टेस्टबेन्चले पाँच हाइपरफ्रेमहरू प्राप्त गर्यो, र "PASSED" देखाउँछ।

तालिका ३. Synopsys VCS* सिम्युलेटरमा Testbench सिमुलेट गर्ने चरणहरू

सिमुलेटर	निर्देशनहरू
VCS	आदेश रेखामा, टाइप गर्नुहोस्:
	sh run_vcs.sh
*जारी…*

सिमुलेटर	निर्देशनहरू
VCS MX	आदेश रेखामा, टाइप गर्नुहोस्:
	sh run_vcsmx.sh
ModelSim SE वा Questa वा Questa-Intel FPGA संस्करण	आदेश रेखामा, टाइप गर्नुहोस्:
	vsim -do run_vsim.do
	यदि तपाइँ GUI ल्याई बिना अनुकरण गर्न रुचाउनुहुन्छ, टाइप गर्नुहोस्:
	vsim -c -do run_vsim.do

निम्न एसample आउटपुटले 24.33024 CPRI च्यानलहरूसँग 4 Gbps को लागि सफल सिमुलेशन परीक्षण रनलाई चित्रण गर्दछ:

संकलन-मात्र परियोजना कम्पाइल गर्दै

संकलन-मात्र संकलन गर्न पूर्वampले परियोजना, यी चरणहरू पालना गर्नुहोस्:

संकलन डिजाइन पूर्व सुनिश्चित गर्नुहोस्ampपुस्ता पूरा भयो।
Intel Quartus Prime Pro Edition सफ्टवेयरमा, Intel Quartus Prime Pro Edition प्रोजेक्ट खोल्नुहोस्ample_dir>/compilation_test_design/cpriphy_ftile.qpf।

प्रशोधन मेनुमा, संकलन सुरु गर्नुहोस् क्लिक गर्नुहोस्।
सफल संकलन पछि, समय र स्रोत उपयोगको लागि रिपोर्टहरू तपाईंको Intel Quartus प्राइम प्रो संस्करण सत्रमा उपलब्ध छन्।

सम्बन्धित जानकारी
ब्लक-आधारित डिजाइन प्रवाह

डिजाइन कम्पाइल र कन्फिगर गर्दै पूर्वample हार्डवेयर मा

हार्डवेयर डिजाइन कम्पाइल गर्न पूर्वample र यसलाई आफ्नो Intel Agilex उपकरणमा कन्फिगर गर्नुहोस्, यी चरणहरू पालना गर्नुहोस्:

हार्डवेयर डिजाइन पूर्व सुनिश्चित गर्नुहोस्ampपुस्ता पूरा भयो।
Intel Quartus Prime Pro Edition सफ्टवेयरमा, Intel Quartus Prime परियोजना खोल्नुहोस्ample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf।

.qsf सम्पादन गर्नुहोस् file आफ्नो हार्डवेयरमा आधारित पिन तोक्न।
प्रशोधन मेनुमा, संकलन सुरु गर्नुहोस् क्लिक गर्नुहोस्।
सफल संकलन पछि, एक .sof file मा उपलब्ध छample_dir>/hardware_test_design/output_files निर्देशिका।

हार्डवेयर डिजाइन पूर्व प्रोग्राम गर्न यी चरणहरू पालना गर्नुहोस्ampLe Intel Agilex उपकरणमा:

Intel Agilex I-श्रृंखला ट्रान्ससिभर सिग्नल इन्टिग्रिटी डेभलपमेन्ट किटलाई होस्ट कम्प्युटरमा जडान गर्नुहोस्।
नोट: विकास किट पूर्वनिर्धारित रूपमा सही घडी फ्रिक्वेन्सीहरूसँग पूर्व प्रोग्राम गरिएको छ। तपाईंले फ्रिक्वेन्सीहरू सेट गर्न घडी नियन्त्रण अनुप्रयोग प्रयोग गर्न आवश्यक छैन।
उपकरण मेनुमा, प्रोग्रामर क्लिक गर्नुहोस्।

प्रोग्रामरमा, हार्डवेयर सेटअपमा क्लिक गर्नुहोस्।
प्रोग्रामिङ उपकरण चयन गर्नुहोस्।
निश्चित गर्नुहोस् कि मोड J मा सेट गरिएको छTAG.

Intel Agilex उपकरण चयन गर्नुहोस् र उपकरण थप्नुहोस् क्लिक गर्नुहोस्। प्रोग्रामरले तपाइँको बोर्डमा यन्त्रहरू बीचको जडानहरूको ब्लक रेखाचित्र देखाउँछ।
तपाईंको .sof सँग पङ्क्तिमा, .sof को लागि बाकस जाँच गर्नुहोस्।
कार्यक्रम/कन्फिगर स्तम्भमा बक्स जाँच गर्नुहोस्।

सुरु क्लिक गर्नुहोस्।

सम्बन्धित जानकारी

ब्लक-आधारित डिजाइन प्रवाह

प्रोग्रामिंग इंटेल FPGA उपकरणहरू
प्रणाली कन्सोलको साथ डिजाइनहरू विश्लेषण र डिबग गर्दै

हार्डवेयर डिजाइन पूर्व परीक्षणample

तपाईंले F-Tile CPRI PHY Intel FPGA IP कोर डिजाइन पूर्व कम्पाइल गरेपछिample र तपाइँको Intel Agilex उपकरणमा कन्फिगर गर्नुहोस्, तपाइँ IP कोर र यसको PHY IP कोर रेजिस्टरहरू प्रोग्राम गर्न प्रणाली कन्सोल प्रयोग गर्न सक्नुहुन्छ।
प्रणाली कन्सोल खोल्न र हार्डवेयर डिजाइन पूर्व परीक्षण गर्नample, यी चरणहरू पालना गर्नुहोस्:

हार्डवेयर डिजाइन पछि पूर्वample लाई Intel Agilex उपकरणमा कन्फिगर गरिएको छ, Intel Quartus Prime Pro Edition सफ्टवेयरमा, Tools मेनुमा System Debugging Tools ➤ System Console मा क्लिक गर्नुहोस्।
Tcl कन्सोल फलकमा, डाइरेक्टरी परिवर्तन गर्न cd hwtest टाइप गर्नुहोस्ample_dir>/hardware_test_design/hwtest_sl।
J मा जडान खोल्न स्रोत main_script.tcl टाइप गर्नुहोस्TAG मास्टर र परीक्षण सुरु गर्नुहोस्।

डिजाइन पूर्वampले विवरण

डिजाइन पूर्वample ले F-Tile CPRI PHY Intel FPGA IP कोरको आधारभूत कार्यक्षमता देखाउँछ। तपाइँ पूर्व बाट डिजाइन उत्पन्न गर्न सक्नुहुन्छampF-Tile CPRI PHY Intel FPGA IP प्यारामिटर सम्पादकमा le डिजाइन ट्याब।
डिजाइन उत्पन्न गर्न पूर्वampले, तपाईंले पहिले आफ्नो अन्तिम उत्पादनमा उत्पन्न गर्न चाहनुभएको IP कोर भिन्नताको लागि प्यारामिटर मानहरू सेट गर्नुपर्छ। तपाईं डिजाइन पूर्व उत्पन्न गर्न छनौट गर्न सक्नुहुन्छampRS-FEC सुविधाको साथ वा बिना। RS-FEC सुविधा 10.1376, 12.1651 र 24.33024 Gbps CPRI लाइन बिट दरहरूसँग उपलब्ध छ।
तालिका 4. F-Tile CPRI PHY Intel FPGA IP कोर फिचर म्याट्रिक्स

CPRI लाइन बिट दर (Gbps)	RS-FEC समर्थन	सन्दर्भ घडी (MHz)	निर्धारक विलम्बता समर्थन
1.2288	छैन	153.6	हो
2.4576	छैन	153.6	हो
3.072	छैन	153.6	हो
4.9152	छैन	153.6	हो
6.144	छैन	153.6	हो
9.8304	छैन	153.6	हो
10.1376	साथ र बिना	184.32	हो
12.1651	साथ र बिना	184.32	हो
24.33024	साथ र बिना	184.32	हो

सुविधाहरू

डिजाइन पूर्व उत्पन्न गर्नुहोस्ampRS-FEC सुविधाको साथमा
राउन्ड ट्रिप विलम्बता गणना सहित आधारभूत प्याकेट जाँच क्षमताहरू

सिमुलेशन डिजाइन पूर्वample

F-Tile CPRI PHY इंटेल FPGA IP डिजाइन पूर्वample एक सिमुलेशन testbench र सिमुलेशन उत्पन्न गर्दछ files जसले सिमुलेशन विकल्प चयन गर्दा F-Tile CPRI PHY Intel FPGA IP कोर इन्स्ट्यान्टियट गर्छ।

चित्र 6. 10.1316, 12.1651, र 24.33024 Gbps (RS-FEC सँग र बिना) रेखा दरहरूको लागि ब्लक रेखाचित्र

चित्र 7. 1.228, 2.4576, 3.072, 4.9152, 6.144, र 9.8304 Gbps लाइन दरको लागि ब्लक रेखाचित्र

यस डिजाइनमा पूर्वampले, सिमुलेशन टेस्टबेन्चले आधारभूत कार्यक्षमता प्रदान गर्दछ जस्तै स्टार्टअप र लक, ट्रान्समिट र प्राप्त प्याकेटहरूको लागि प्रतीक्षा गर्नुहोस्।
सफल परीक्षण रनले निम्न व्यवहार पुष्टि गर्ने आउटपुट देखाउँछ:

ग्राहक तर्कले IP कोर रिसेट गर्दछ।

ग्राहक तर्कले RX डाटापाथ पङ्क्तिबद्धताको लागि पर्खिरहेको छ।
क्लाइन्ट तर्कले TX MII इन्टरफेसमा हाइपरफ्रेमहरू प्रसारण गर्दछ र RX MII इन्टरफेसमा पाँच हाइपरफ्रेमहरू प्राप्त हुनको लागि पर्खन्छ। हाइपरफ्रेमहरू MII इन्टरफेसमा CPRI v7.0 विनिर्देशहरू अनुसार प्रसारित र प्राप्त हुन्छन्।
नोट: CPRI ले 1.2, 2.4, 3, 4.9, 6.1, र 9.8 Gbps लाईन रेट 8b/10b इन्टरफेस प्रयोग गर्दछ र 10.1, 12.1 र 24.3 Gbps (RS-FEC सँग र बिना) लाई लक्षित गर्ने डिजाइनहरूले MII इन्टरफेस प्रयोग गर्दछ। यो डिजाइन पूर्वample ले TX देखि RX सम्मको राउन्ड ट्रिप लेटन्सी गणना गर्न राउन्ड ट्रिप काउन्टर समावेश गर्दछ।
ग्राहक तर्कले राउन्ड ट्रिप लेटन्सी मान पढ्छ र काउन्टरले राउन्ड ट्रिप लेटन्सी गणना पूरा गरेपछि RX MII साइडमा हाइपरफ्रेम डेटाको सामग्री र शुद्धताको लागि जाँच गर्दछ।

सम्बन्धित जानकारी

CPRI निर्दिष्टीकरण

हार्डवेयर डिजाइन पूर्वample

चित्र 8. हार्डवेयर डिजाइन पूर्वampले ब्लक रेखाचित्र

नोट

2.4/4.9/9.8 Gbps CPRI रेखा दरहरू भएका CPRI डिजाइनहरूले 8b/10b इन्टरफेस प्रयोग गर्छन् र अन्य सबै CPRI रेखा दरहरू डिजाइनहरूले MII इन्टरफेस प्रयोग गर्छन्।
2.4/4.9/9.8 Gbps CPRI लाइन दरहरू भएको CPRI डिजाइनहरूलाई 153.6 MHz ट्रान्सीभर सन्दर्भ घडी चाहिन्छ र अन्य सबै CPRI लाइन दरहरू 184.32 MHz चाहिन्छ।

F-Tile CPRI PHY Intel FPGA IP कोर हार्डवेयर डिजाइन पूर्वampले निम्न अवयवहरू समावेश गर्दछ:

F-Tile CPRI PHY Intel FPGA IP कोर।
प्याकेट ग्राहक तर्क ब्लक जसले ट्राफिक उत्पन्न गर्दछ र प्राप्त गर्दछ।
राउन्ड ट्रिप काउन्टर।

IOPLL s उत्पन्न गर्नampIP भित्र निर्धारणात्मक विलम्बता तर्कको लागि ling घडी, र testbench मा राउन्ड ट्रिप काउन्टर कम्पोनेन्ट।
IP को लागि प्रणाली घडीहरू उत्पन्न गर्न प्रणाली PLL।
Avalon®-MM ठेगाना डिकोडर पुन: कन्फिगरेसन पहुँचको समयमा CPRI, ट्रान्सीभर, र इथरनेट मोड्युलहरूको लागि पुन: कन्फिगरेसन ठेगाना स्पेस डिकोड गर्न।

रिसेटहरू दाबी गर्न र घडीहरू र केही स्थिति बिटहरू निगरानी गर्न स्रोतहरू र प्रोबहरू।
JTAG प्रणाली कन्सोलसँग सञ्चार गर्ने नियन्त्रक। तपाइँ प्रणाली कन्सोल मार्फत ग्राहक तर्कसँग कुराकानी गर्नुहुन्छ।

इन्टरफेस संकेतहरू

तालिका ६. डिजाइन उदाampइन्टरफेस संकेतहरू

संकेत	दिशा	विवरण
ref_clk100MHz	इनपुट	सबै पुन: कन्फिगरेसन इन्टरफेसहरूमा CSR पहुँचको लागि इनपुट घडी। 100 MHz मा ड्राइभ गर्नुहोस्।
i_clk_ref[0]	इनपुट	प्रणाली PLL को लागि सन्दर्भ घडी। 156.25 MHz मा ड्राइभ गर्नुहोस्।
i_clk_ref[1]	इनपुट	ट्रान्सीभर सन्दर्भ घडी। मा ड्राइभ गर्नुहोस् • 153.6 MHz CPRI लाइन दर 1.2, 2.4, 3, 4.9, 6.1, र 9.8 Gbps को लागि। • 184.32 MHz CPRI लाइन दरहरू 10.1,12.1, र 24.3 Gbps RS-FEC सँग र बिना।
i_rx_serial[n]	इनपुट	ट्रान्सीभर PHY इनपुट सीरियल डेटा।
o_tx_serial[n]	आउटपुट	ट्रान्सीभर PHY आउटपुट सीरियल डाटा।

डिजाइन पूर्वample दर्ताहरू

तालिका ६. डिजाइन उदाample दर्ताहरू

च्यानल नम्बर	आधार ठेगाना (बाइट ठेगाना)	दर्ता प्रकार
0	८x४०	च्यानल ० को लागि CPRI PHY पुन: कन्फिगरेसन दर्ता
	८x४०	च्यानल 0 को लागि इथरनेट पुन: कन्फिगरेसन दर्ता
	८x४०	च्यानल 0 को लागि ट्रान्सीभर पुन: कन्फिगरेसन दर्ता
1(2)	८x४०	च्यानल ० को लागि CPRI PHY पुन: कन्फिगरेसन दर्ता
	८x४०	च्यानल 1 को लागि इथरनेट पुन: कन्फिगरेसन दर्ता
	८x४०	च्यानल 1 को लागि ट्रान्सीभर पुन: कन्फिगरेसन दर्ता
2(2)	८x४०	च्यानल ० को लागि CPRI PHY पुन: कन्फिगरेसन दर्ता
	८x४०	च्यानल 2 को लागि इथरनेट पुन: कन्फिगरेसन दर्ता
	८x४०	च्यानल 2 को लागि ट्रान्सीभर पुन: कन्फिगरेसन दर्ता
*जारी…*

च्यानल नम्बर	आधार ठेगाना (बाइट ठेगाना)	दर्ता प्रकार
3(2)	८x४०	च्यानल ० को लागि CPRI PHY पुन: कन्फिगरेसन दर्ता
	८x४०	च्यानल 3 को लागि इथरनेट पुन: कन्फिगरेसन दर्ता
	८x४०	च्यानल 3 को लागि ट्रान्सीभर पुन: कन्फिगरेसन दर्ता

यदि च्यानल प्रयोग गरिएको छैन भने यी दर्ताहरू आरक्षित छन्।

F-Tile CPRI PHY इंटेल FPGA IP डिजाइन पूर्वampले प्रयोगकर्ता गाइड अभिलेख

यदि IP कोर संस्करण सूचीबद्ध छैन भने, अघिल्लो IP कोर संस्करणको लागि प्रयोगकर्ता गाइड लागू हुन्छ।

इंटेल क्वार्टस प्राइम संस्करण	आईपी कोर संस्करण	प्रयोगकर्ता गाइड
21.2	2.0.0	F-Tile CPRI PHY इंटेल FPGA IP डिजाइन पूर्वampले प्रयोगकर्ता गाइड

F-Tile CPRI PHY Intel FPGA IP डिजाइन पूर्वको लागि कागजात संशोधन इतिहासampले प्रयोगकर्ता गाइड

कागजात संस्करण	इंटेल क्वार्टस प्राइम संस्करण	आईपी संस्करण	परिवर्तनहरू
2021.10.04	21.3	3.0.0	खण्डमा नयाँ सिमुलेटरहरूको लागि समर्थन थपियो: हार्डवेयर र सफ्टवेयर आवश्यकताहरू. खण्डमा अद्यावधिक गरिएका चरणहरू: डिजाइनको अनुकरण गर्दै पूर्वampले टेस्टबेन्च. नयाँ लाइन दर जानकारीको साथ निम्न खण्डहरू अद्यावधिक गरियो: डिजाइन पूर्वampले विवरण सिमुलेशन डिजाइन पूर्वample इन्टरफेस संकेतहरू खण्डमा ठेगाना अद्यावधिक गरियो: डिजाइन पूर्वample दर्ताहरू.
2021.06.21	21.2	2.0.0	प्रारम्भिक रिलीज।

इंटेल कर्पोरेशन। सबै अधिकार सुरक्षित। Intel, Intel लोगो, र अन्य Intel मार्कहरू Intel Corporation वा यसको सहायक कम्पनीहरूको ट्रेडमार्क हुन्। Intel ले आफ्नो FPGA र अर्धचालक उत्पादनहरूको प्रदर्शनलाई Intel को मानक वारेन्टी अनुसार हालको विशिष्टताहरूमा वारेन्टी दिन्छ, तर सूचना बिना कुनै पनि समयमा कुनै पनि उत्पादन र सेवाहरूमा परिवर्तन गर्ने अधिकार सुरक्षित गर्दछ। Intel ले यहाँ वर्णन गरिएको कुनै पनि जानकारी, उत्पादन, वा सेवाको आवेदन वा प्रयोगबाट उत्पन्न हुने कुनै जिम्मेवारी वा दायित्व ग्रहण गर्दैन बाहेक Intel द्वारा लिखित रूपमा स्पष्ट रूपमा सहमत भए। Intel ग्राहकहरूलाई कुनै पनि प्रकाशित जानकारीमा भर पर्नु अघि र उत्पादन वा सेवाहरूको लागि अर्डर गर्नु अघि उपकरण विशिष्टताहरूको नवीनतम संस्करण प्राप्त गर्न सल्लाह दिइन्छ।
*अन्य नाम र ब्रान्डहरू अरूको सम्पत्तिको रूपमा दाबी गर्न सकिन्छ।

कागजातहरू / स्रोतहरू

इंटेल एफ-टाइल CPRI PHY FPGA IP डिजाइन पूर्वample [pdf] प्रयोगकर्ता गाइड
F-Tile CPRI PHY FPGA IP डिजाइन पूर्वample, PHY FPGA IP डिजाइन पूर्वampले, एफ-टाइल सीपीआरआई आईपी डिजाइन पूर्वampले, आईपी डिजाइन पूर्वampले, आईपी डिजाइन

सन्दर्भहरू

प्रयोगकर्ता पुस्तिका

इंटेल एफ-टाइल CPRI PHY FPGA IP डिजाइन पूर्वample

द्रुत सुरुवात गाइड

हार्डवेयर र सफ्टवेयर आवश्यकताहरू

डिजाइन उत्पन्न गर्दै

निर्देशिका संरचना

डिजाइनको अनुकरण गर्दै पूर्वampले टेस्टबेन्च

संकलन-मात्र परियोजना कम्पाइल गर्दै

डिजाइन कम्पाइल र कन्फिगर गर्दै पूर्वample हार्डवेयर मा

हार्डवेयर डिजाइन पूर्व परीक्षणample

डिजाइन पूर्वampले विवरण

सुविधाहरू

सिमुलेशन डिजाइन पूर्वample

हार्डवेयर डिजाइन पूर्वample

इन्टरफेस संकेतहरू

डिजाइन पूर्वample दर्ताहरू

F-Tile CPRI PHY इंटेल FPGA IP डिजाइन पूर्वampले प्रयोगकर्ता गाइड अभिलेख

F-Tile CPRI PHY Intel FPGA IP डिजाइन पूर्वको लागि कागजात संशोधन इतिहासampले प्रयोगकर्ता गाइड

कागजातहरू / स्रोतहरू

सन्दर्भहरू

सम्बन्धित पोस्टहरू

एक टिप्पणी छोड्नुहोस्

जवाफ रद्द गर्नुहोस्