intel F-Tile CPRI PHY FPGA IP ဒီဇိုင်းထွample
အမြန်စတင်လမ်းညွှန်
F-Tile CPRI PHY Intel® FPGA IP core သည် simulation testbench နှင့် hardware design ex ကို ပေးသည်ampစုစည်းမှုနှင့် ဟာ့ဒ်ဝဲစမ်းသပ်ခြင်းကို ပံ့ပိုးပေးသော le။ ဒီဇိုင်းထုတ်တဲ့အခါမှာ exampparameter editor သည် အလိုအလျောက် ဖန်တီးပေးပါသည်။ fileဟာ့ဒ်ဝဲတွင် ဒီဇိုင်းကို ပုံဖော်ရန်၊ စုစည်းရန်နှင့် စမ်းသပ်ရန် လိုအပ်သည်။
Intel သည်လည်း စုစည်းမှု-သီးသန့် ex ကို ပေးပါသည်။ampIP core ဧရိယာနှင့် အချိန်ကို လျင်မြန်စွာ ခန့်မှန်းရန် သင်သုံးနိုင်သော ပရောဂျက်။
F-Tile CPRI PHY Intel FPGA IP core သည် ဒီဇိုင်းဟောင်းကို ထုတ်ပေးနိုင်စွမ်းကို ထောက်ပံ့ပေးသည်။ampCPRI ချန်နယ်များနှင့် CPRI လိုင်းဘစ်နှုန်းများ၏ ပံ့ပိုးထားသော ပေါင်းစပ်မှုအားလုံးအတွက် les။ testbench နှင့် ဒီဇိုင်း exampF-Tile CPRI PHY Intel FPGA IP core ၏ parameter ပေါင်းမြောက်မြားစွာကို ပံ့ပိုးပေးပါသည်။
ပုံ 1. ဒီဇိုင်း Ex အတွက် ဖွံ့ဖြိုးတိုးတက်မှု အဆင့်များample
ဆက်စပ်အချက်အလက်
- F-Tile CPRI PHY Intel FPGA IP အသုံးပြုသူလမ်းညွှန်
- F-tile CPRI PHY IP ၏အသေးစိတ်အချက်အလက်များအတွက်။
- F-Tile CPRI PHY Intel FPGA IP ထုတ်ဝေမှုမှတ်စုများ
- IP Release Notes သည် သီးခြားထုတ်လွှတ်မှုတစ်ခုတွင် IP အပြောင်းအလဲများစာရင်း။
Hardware နှင့် Software လိုအပ်ချက်များ
ရည်းစားဟောင်းကို စမ်းသပ်ရန်ample ဒီဇိုင်း၊ အောက်ပါ ဟာ့ဒ်ဝဲနှင့် ဆော့ဖ်ဝဲလ်ကို အသုံးပြုပါ။
- Intel Quartus® Prime Pro Edition ဆော့ဖ်ဝဲလ်
- စနစ်ခလုတ်
- ပံ့ပိုးထားသော Simulators-
- Synopsys* VCS*
- Synopsys VCS MX
- Siemens* EDA ModelSim* SE သို့မဟုတ် Questa*— Questa-Intel FPGA Edition
ဒီဇိုင်းဖန်တီးခြင်း။
ပုံ 2. လုပ်ထုံးလုပ်နည်း
ပုံ ၃ampIP Parameter Editor တွင် Design Tab ကို
Intel Quartus Prime Pro Edition ပရောဂျက်ကို ဖန်တီးရန်-
- Intel Quartus Prime Pro Edition ကို နှိပ်ပါ။ File ➤ Quartus Prime ပရောဂျက်အသစ်ကိုဖန်တီးရန် New Project Wizard သို့မဟုတ် File ➤ လက်ရှိ Intel Quartus Prime ပရောဂျက်ကိုဖွင့်ရန် ပရောဂျက်ကိုဖွင့်ပါ။ wizard သည် သင့်အား စက်ပစ္စည်းတစ်ခုကို သတ်မှတ်ရန် တောင်းဆိုသည်။
- စက်ပစ္စည်းမိသားစု Agilex (I-series) ကို သတ်မှတ်ပြီး ဤလိုအပ်ချက်များအားလုံးနှင့် ကိုက်ညီသည့် စက်ပစ္စည်းကို ရွေးချယ်ပါ-
- Transceiver tile သည် F-tile ဖြစ်သည်။
- Transceiver မြန်နှုန်းအဆင့်သည် -1 သို့မဟုတ် -2 ဖြစ်သည်။
- Core အမြန်နှုန်းအဆင့်သည် -1 သို့မဟုတ် -2 သို့မဟုတ် -3 ဖြစ်သည်။
- Finish ကိုနှိပ်ပါ။
F-Tile CPRI PHY Intel FPGA IP ဟာ့ဒ်ဝဲဒီဇိုင်း ex ကို ထုတ်လုပ်ရန် ဤအဆင့်များကို လိုက်နာပါ။ample နှင့် testbench:
- IP Catalog တွင်၊ F-Tile CPRI PHY Intel FPGA IP ကို ရှာဖွေပြီး ရွေးချယ်ပါ။ New IP Variation ဝင်းဒိုး ပေါ်လာသည်။
- ထိပ်တန်းအဆင့်အမည်ကို သတ်မှတ်ပါ။ သင်၏ စိတ်ကြိုက် IP ကွဲပြားမှုအတွက်။ ကန့်သတ်ချက်တည်းဖြတ်သူသည် IP ကွဲပြားမှု ဆက်တင်များကို a တွင် သိမ်းဆည်းသည်။ file အမည်ရှိ .ip
- OK ကိုနှိပ်ပါ။ ကန့်သတ်ချက်တည်းဖြတ်မှုပေါ်လာသည်။
- IP တက်ဘ်တွင်၊ သင်၏ IP core ကွဲလွဲမှုအတွက် ဘောင်များကို သတ်မှတ်ပါ။
- အထွက၊ample Design tab, Example ဒီဇိုင်း Files၊ testbench နှင့် compilation-only project ကိုထုတ်လုပ်ရန် Simulation option ကို ရွေးပါ။ ဟာ့ဒ်ဝဲဒီဇိုင်း ex ကို ထုတ်လုပ်ရန် Synthesis option ကို ရွေးပါ။ampလဲ့ ဒီဇိုင်းဟောင်းကို ထုတ်လုပ်ရန် သရုပ်ပြခြင်းနှင့် ပေါင်းစပ်ခြင်း ရွေးချယ်စရာများထဲမှ အနည်းဆုံးတစ်ခုကို သင်ရွေးချယ်ရပါမည်။ampလဲ့
- အထွက၊ample Design tab၊ Generated HDL Format အောက်တွင် Verilog HDL သို့မဟုတ် VHDL ကိုရွေးချယ်ပါ။ VHDL ကို သင်ရွေးချယ်ပါက၊ သင်သည် ဘာသာစကား ရောနှောထားသော Simulator ဖြင့် testbench ကို တုပရပါမည်။ ex_ တွင် စမ်းသပ်ဆဲ စက်ပစ္စည်း လမ်းညွှန်သည် VHDL မော်ဒယ်ဖြစ်သော်လည်း အဓိက စမ်းသပ်ခုံဖြစ်သည်။ file System Verilog တစ်ခုဖြစ်သည်။ file.
- Generate Ex ကိုနှိပ်ပါ။ample Design ကိုနှိပ်လိုက်ပါ။ အထွကို ရွေးပါ။ample Design Directory window ပေါ်လာသည်။
- ဒီဇိုင်းကို ပြင်ချင်ရင် exampပြထားသော ပုံသေများမှ le လမ်းညွှန်လမ်းကြောင်း သို့မဟုတ် အမည် (cpriphy_ftile_0_example_design) ၊ လမ်းကြောင်းအသစ်ကိုရှာဖွေပြီး ဒီဇိုင်းအသစ် ex ကိုရိုက်ထည့်ပါ။ample လမ်းညွှန်အမည် (ample_dir>)။
လမ်းညွှန်ဖွဲ့စည်းပုံ
F-Tile CPRI PHY Intel FPGA IP core ဒီဇိုင်း example file လမ်းညွှန်များထဲတွင် အောက်ပါအတိုင်း ထုတ်ပေးပါသည်။ files for the design exampလဲ့
ပုံ 4. Generated Ex ၏ Directory Structureample ဒီဇိုင်း
ဇယား 1. Testbench File ဖော်ပြချက်
| File အမည်များ | ဖော်ပြချက် |
| သော့ Testbench နှင့် Simulation Files | |
| <design_example_dir>/ example_testbench/basic_avl_tb_top.sv | ထိပ်တန်းအဆင့်စမ်းသပ်ခုံ file. testbench သည် DUT wrapper ကို ချက်ခြင်းလုပ်ဆောင်ပြီး packets များထုတ်လုပ်ရန်နှင့် လက်ခံရန်အတွက် Verilog HDL လုပ်ဆောင်ချက်များကို လုပ်ဆောင်သည်။ |
| <design_example_dir>/ example_testbench/ cpriphy_ftile_wrapper.sv | DUT နှင့် အခြားသော testbench အစိတ်အပိုင်းများကို စိတ်အားထက်သန်စေသော DUT wrapper။ |
| Testbench Scripts(1) | |
| <design_example_dir>/ example_testbench/run_vsim.do | စမ်းသပ်ခုံတန်းလျားကိုလည်ပတ်ရန် Siemens EDA ModelSim SE သို့မဟုတ် Questa သို့မဟုတ် Questa-Intel FPGA Edition script များ။ |
| <design_example_dir>/ example_testbench/run_vcs.sh | Testbench ကိုလည်ပတ်ရန် Synopsys VCS script |
| <design_example_dir>/ example_testbench/run_vcsmx.sh | Testbench ကိုလည်ပတ်ရန်အတွက် Synopsys VCS MX script (Verilog HDL နှင့် SystemVerilog နှင့် VHDL ပေါင်းစပ်ထားသည်)။ |
အတွင်းရှိ အခြားသော Simulator script ကို လျစ်လျူရှုပါ။ample_dir>/example_testbench/ ဖိုင်တွဲ။
Table 2. Hardware Design Example File ဖော်ပြချက်
| File အမည်များ | ဖော်ပြချက် |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf | Intel Quartus Prime ပရောဂျက် file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf | Intel Quartus Prime ပရောဂျက် ဆက်တင် file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc | Synopsys ဒီဇိုင်း ကန့်သတ်ချက်များ file၎။ ဒါတွေကို ကူးယူပြီး ပြင်ဆင်နိုင်ပါတယ်။ files သင့်ကိုယ်ပိုင် Intel Agilex™ ဒီဇိုင်းအတွက်။ |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v | ထိပ်တန်းအဆင့် Verilog HDL ဒီဇိုင်းဟောင်းample file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv | DUT နှင့် အခြားသော testbench အစိတ်အပိုင်းများကို စိတ်အားထက်သန်စေသော DUT wrapper။ |
| <design_example_dir>/hardware_test_design/ hwtest_sl/main_script.tcl | အဓိက file System Console ကိုဝင်ရောက်ရန်။ |
ဒီဇိုင်း Ex ကို အတုယူခြင်း။ample Testbench
ပုံ 5. လုပ်ထုံးလုပ်နည်း
စမ်းသပ်ခုံတန်းလျားကို အတုယူရန် ဤအဆင့်များကို လိုက်နာပါ-
- command prompt တွင်၊ testbench simulation directory သို့ပြောင်းပါ။ample_dir>/example_testbench cd /example_testbench
- ထုတ်လုပ်ထားသော ပရောဂျက်တွင် quartus_tlg ကို ဖွင့်ပါ။ file: quartus_tlg cpriphy_ftile_hw
- ip-setup-simulation ကိုဖွင့်ပါ- ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
- သင်နှစ်သက်ရာ ပံ့ပိုးပေးထားသော Simulator အတွက် သရုပ်ပြခြင်း script ကို ဖွင့်ပါ။ ဇာတ်ညွှန်းသည် ပေါင်းစပ်ပြီး စမ်းသပ်ခုံတန်းကို စီစစ်စက်တွင် လုပ်ဆောင်သည်။ Testbench ကို အတုယူရန် အဆင့်များ ဇယားကို ကိုးကားပါ။
- ရလဒ်များကိုခွဲခြမ်းစိတ်ဖြာပါ။ အောင်မြင်သော testbench သည် ဟိုက်ပါဖရိမ်ငါးခုကို လက်ခံရရှိပြီး “PASSED” ကို ပြသထားသည်။
ဇယား 3။ Synopsys VCS* Simulator တွင် Testbench ကို တုပရန် အဆင့်များ
| Simulator | ညွှန်ကြားချက်များ | |
| VCS | command line တွင်၊ ရိုက်ထည့်ပါ။ | |
| sh run_vcs.sh | ||
| ဆက်ရန်… | ||
| Simulator | ညွှန်ကြားချက်များ | |
| VCS MX | command line တွင်၊ ရိုက်ထည့်ပါ။ | |
| sh run_vcsmx.sh | ||
| ModelSim SE သို့မဟုတ် Questa သို့မဟုတ် Questa-Intel FPGA ထုတ်ဝေမှု | command line တွင်၊ ရိုက်ထည့်ပါ။ | |
| vsim -do run_vsim.do | ||
| GUI ကို မထည့်ဘဲ အတုယူလိုလျှင်၊ ရိုက်ထည့်ပါ | ||
| vsim -c -do run_vsim.do | ||
အောက်ပါ sample output သည် 24.33024 Gbps အတွက် CPRI ချန်နယ် 4 ခုဖြင့် အောင်မြင်သော simulation စမ်းသပ်မှုကို သရုပ်ဖော်သည်-
Compilation-Only Project ကို ပြုစုခြင်း။
compile-only ex compile လုပ်ရန်ampပရောဂျက်၊ ဤအဆင့်များကို လိုက်နာပါ-
- compilation design ကို သေချာလုပ်ပါ။ampမျိုးဆက်ပြီးပါပြီ။
- Intel Quartus Prime Pro Edition ဆော့ဖ်ဝဲတွင်၊ Intel Quartus Prime Pro Edition ပရောဂျက်ကိုဖွင့်ပါ။ample_dir>/compilation_test_design/cpriphy_ftile.qpf။
- Processing menu တွင် Start Compilation ကိုနှိပ်ပါ။
- အောင်မြင်စွာစုစည်းပြီးနောက်၊ အချိန်နှင့်အရင်းအမြစ်အသုံးချမှုအတွက် အစီရင်ခံစာများကို သင်၏ Intel Quartus Prime Pro Edition စက်ရှင်တွင် ရနိုင်ပါသည်။
ဆက်စပ်အချက်အလက်
Block-Based Design Flows
ဒီဇိုင်း Ex ကို စုစည်းခြင်းနှင့် ပြင်ဆင်ခြင်းampHardware မှာ ပါပါတယ်။
ဟာ့ဒ်ဝဲ ဒီဇိုင်းကို စုစည်းရန်ampသင်၏ Intel Agilex စက်ပစ္စည်းပေါ်တွင် ၎င်းကို configure လုပ်ပါ၊ ဤအဆင့်များကို လိုက်နာပါ-
- ဟာ့ဒ်ဝဲ ဒီဇိုင်းကို သေချာပါစေ။ampမျိုးဆက်ပြီးပါပြီ။
- Intel Quartus Prime Pro Edition ဆော့ဖ်ဝဲတွင်၊ Intel Quartus Prime ပရောဂျက်ကိုဖွင့်ပါ။ample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf။
- .qsf ကို တည်းဖြတ်ပါ။ file သင်၏ ဟာ့ဒ်ဝဲကို အခြေခံ၍ ပင်နံပါတ်များ သတ်မှတ်ရန်။
- Processing menu တွင် Start Compilation ကိုနှိပ်ပါ။
- အောင်မြင်စွာစုစည်းပြီးနောက်၊ a .sof file တွင်ရရှိနိုင်ပါသည်။ample_dir>/hardware_test_design/output_files လမ်းညွှန်။
ဟာ့ဒ်ဝဲဒီဇိုင်းဟောင်းကို ပရိုဂရမ်လုပ်ရန် ဤအဆင့်များကို လိုက်နာပါ။ampIntel Agilex စက်ပစ္စည်းပေါ်ရှိ။
- Intel Agilex I-series Transceiver Signal Integrity Development Kit ကို လက်ခံကွန်ပျူတာသို့ ချိတ်ဆက်ပါ။
မှတ်ချက်။ ကြိမ်နှုန်းများကို သတ်မှတ်ရန်အတွက် သင်သည် Clock Control အက်ပ်ကို အသုံးပြုရန် မလိုအပ်ပါ။ - Tools မီနူးတွင် Programmer ကိုနှိပ်ပါ။
- Programmer တွင် Hardware Setup ကိုနှိပ်ပါ။
- ပရိုဂရမ်းမင်းကိရိယာကို ရွေးပါ။
- မုဒ်ကို J သို့ သတ်မှတ်ထားကြောင်း သေချာပါစေ။TAG.
- Intel Agilex စက်ပစ္စည်းကို ရွေးချယ်ပြီး Add Device ကိုနှိပ်ပါ။ ပရိုဂရမ်မာသည် သင့်ဘုတ်ပေါ်ရှိ စက်များကြားရှိ ချိတ်ဆက်မှုများကို ပိတ်ဆို့သည့်ပုံစံကို ပြသသည်။
- သင်၏ .sof နှင့် အတန်းထဲတွင် .sof အတွက် အကွက်ကို အမှန်ခြစ်ပါ။
- Program/Configure ကော်လံရှိ အကွက်ကို အမှန်ခြစ်ပါ။
- Start ကိုနှိပ်ပါ။
ဆက်စပ်အချက်အလက်
- Block-Based Design Flows
- Intel FPGA စက်များကို ပရိုဂရမ်ရေးဆွဲခြင်း။
- System Console ဖြင့် ပိုင်းခြားစိတ်ဖြာခြင်းနှင့် အမှားရှာခြင်း ဒီဇိုင်းများ
Hardware Design Ex ကို စမ်းသပ်ခြင်းample
သင် F-Tile CPRI PHY Intel FPGA IP core ဒီဇိုင်းကို စုစည်းပြီးနောက်ample နှင့် သင်၏ Intel Agilex စက်ပစ္စည်းပေါ်တွင် ၎င်းကို configure လုပ်ပါ၊ သင်သည် IP core နှင့် ၎င်း၏ PHY IP core မှတ်ပုံတင်မှုများကို ပရိုဂရမ်ပြုလုပ်ရန် System Console ကို အသုံးပြုနိုင်ပါသည်။
System Console ကိုဖွင့်ရန်နှင့် ဟာ့ဒ်ဝဲဒီဇိုင်းဟောင်းကို စမ်းသပ်ရန်ample၊ ဤအဆင့်များကို လိုက်နာပါ-
- ဟာ့ဒ်ဝဲလ် ဒီဇိုင်းဟောင်းကို ကြည့်ပြီးမှ၊ample ကို Intel Quartus Prime Pro Edition ဆော့ဖ်ဝဲလ်တွင်၊ ကိရိယာများမီနူးတွင်၊ System Debugging Tools ➤ System Console ကိုနှိပ်ပါ။
- Tcl Console အကန့်တွင်၊ directory ကိုပြောင်းရန် cd hwtest ဟုရိုက်ပါ။ample_dir>/hardware_test_design/hwtest_sl။
- J နှင့်ချိတ်ဆက်မှုကိုဖွင့်ရန် source main_script.tcl ကိုရိုက်ထည့်ပါ။TAG ကျွမ်းကျင်ပြီး စမ်းသပ်မှုကို စတင်ပါ။
ဒီဇိုင်းထွample ဖော်ပြချက်
ဒီဇိုင်းဟောင်းampF-Tile CPRI PHY Intel FPGA IP core ၏ အခြေခံလုပ်ဆောင်နိုင်စွမ်းကို သရုပ်ပြသည်။ Ex မှ ဒီဇိုင်းကို သင်ဖန်တီးနိုင်သည်။ample F-Tile CPRI PHY Intel FPGA IP ပါရာမီတာတည်းဖြတ်သူရှိ ဒီဇိုင်းတဘ်။
ဒီဇိုင်းထုတ်ဖို့ exampထို့ကြောင့်၊ သင်၏အဆုံးထုတ်ကုန်တွင်ထုတ်လုပ်ရန်ရည်ရွယ်ထားသော IP core ကွဲလွဲချက်အတွက် ပါရာမီတာတန်ဖိုးများကို ဦးစွာသတ်မှတ်ရပါမည်။ ဒီဇိုင်း ex ကို ထုတ်လုပ်ရန် သင်ရွေးချယ်နိုင်သည်။ample သည် RS-FEC အင်္ဂါရပ်နှင့်အတူ သို့မဟုတ် မရှိပါ ။ RS-FEC အင်္ဂါရပ်ကို 10.1376၊ 12.1651 နှင့် 24.33024 Gbps CPRI လိုင်းဘစ်နှုန်းများဖြင့် ရနိုင်ပါသည်။
ဇယား 4. F-Tile CPRI PHY Intel FPGA IP Core အင်္ဂါရပ် မက်ထရစ်
| CPRI လိုင်းဘစ်နှုန်း (Gbps) | RS-FEC ပံ့ပိုးမှု | ရည်ညွှန်းနာရီ (MHz) | သတ်မှတ်ချိန်ညှိမှု ပံ့ပိုးမှု |
| 1.2288 | မရှိ | 153.6 | ဟုတ်ကဲ့ |
| 2.4576 | မရှိ | 153.6 | ဟုတ်ကဲ့ |
| 3.072 | မရှိ | 153.6 | ဟုတ်ကဲ့ |
| 4.9152 | မရှိ | 153.6 | ဟုတ်ကဲ့ |
| 6.144 | မရှိ | 153.6 | ဟုတ်ကဲ့ |
| 9.8304 | မရှိ | 153.6 | ဟုတ်ကဲ့ |
| 10.1376 | နှင့်မပါဘဲ | 184.32 | ဟုတ်ကဲ့ |
| 12.1651 | နှင့်မပါဘဲ | 184.32 | ဟုတ်ကဲ့ |
| 24.33024 | နှင့်မပါဘဲ | 184.32 | ဟုတ်ကဲ့ |
အင်္ဂါရပ်များ
- ဒီဇိုင်းဟောင်းကို ဖန်တီးပါ။ampRS-FEC အင်္ဂါရပ်နှင့်အတူ
- အသွားအပြန် latency count အပါအဝင် အခြေခံ packet စစ်ဆေးခြင်းစွမ်းရည်
Simulation Design Example
F-Tile CPRI PHY Intel FPGA IP ဒီဇိုင်း example simulation testbench နှင့် simulation ကိုထုတ်ပေးသည်။ fileSimulation ရွေးချယ်မှုကို သင်ရွေးချယ်သောအခါတွင် F-Tile CPRI PHY Intel FPGA IP core ကို လျင်မြန်စေသည်။
ပုံ 6. 10.1316၊ 12.1651၊ နှင့် 24.33024 Gbps (RS-FEC နှင့် မပါဘဲ) လိုင်းနှုန်းထားများအတွက် Block Diagram
ပုံ 7။ 1.228၊ 2.4576၊ 3.072၊ 4.9152၊ 6.144 နှင့် 9.8304 Gbps လိုင်းနှုန်းအတွက် ပိတ်ဆို့သည့်ပုံ
ဒီဒီဇိုင်း exampဥပမာအားဖြင့်၊ simulation testbench သည် စတင်ခြင်းနှင့် လော့ခ်ချခြင်း၊ ပို့ခြင်းနှင့် လက်ခံခြင်းတို့ကို စောင့်ဆိုင်းခြင်းကဲ့သို့သော အခြေခံလုပ်ဆောင်နိုင်စွမ်းကို ပံ့ပိုးပေးပါသည်။
အောင်မြင်သော စမ်းသပ်လည်ပတ်မှုတွင် အောက်ပါအပြုအမူကို အတည်ပြုသည့် ရလဒ်ကို ပြသသည်-
- client logic သည် IP core ကို ပြန်လည်သတ်မှတ်သည်။
- client logic သည် RX datapath alignment ကို စောင့်နေသည်။
- client logic သည် TX MII အင်တာဖေ့စ်တွင် ဟိုက်ပါဖရိမ်များကို ပို့လွှတ်ပြီး RX MII အင်တာဖေ့စ်တွင် ဟိုက်ပါဖရိမ်ငါးခုကို လက်ခံရရှိရန် စောင့်ဆိုင်းသည်။ Hyperframes များသည် CPRI v7.0 သတ်မှတ်ချက်များအရ MII အင်တာဖေ့စ်တွင် ထုတ်လွှင့်ပြီး လက်ခံရရှိသည်။
မှတ်ချက် - CPRI သည် 1.2၊ 2.4၊ 3၊ 4.9၊ 6.1၊ နှင့် 9.8 Gbps လိုင်းနှုန်းထားများကို ပစ်မှတ်ထားသည့် 8b/10b အင်တာဖေ့စ်ကို အသုံးပြုကာ 10.1၊ 12.1 နှင့် 24.3 Gbps (RS-FEC မပါသော) တို့ကို ပစ်မှတ်ထားသည့် ဒီဇိုင်းများသည် MII မျက်နှာပြင်ကို အသုံးပြုပါသည်။ ဒီဒီဇိုင်း example တွင် TX မှ RX သို့ အသွားအပြန် ခရီးကြာချိန်ကို ရေတွက်ရန် အသွားအပြန် ကောင်တာ ပါဝင်သည်။ - client logic သည် round trip latency value ကိုဖတ်ပြီး RX MII side ရှိ ဟိုက်ပါဖရိမ်ဒေတာ၏ အကြောင်းအရာနှင့် မှန်ကန်မှုကို ကောင်တာမှ အသွားအပြန် latency အရေအတွက်ကို အပြီးသတ်ပြီးသည်နှင့် စစ်ဆေးပါသည်။
ဆက်စပ်အချက်အလက်
- CPRI သတ်မှတ်ချက်များ
Hardware Design Example
ပုံ 8. Hardware Design Example Block Diagram
မှတ်ချက်
- CPRI သည် 2.4/4.9/9.8 Gbps CPRI လိုင်းနှုန်းထားများဖြင့် 8b/10b အင်တာဖေ့စ်ကိုအသုံးပြုပြီး အခြားသော CPRI လိုင်းနှုန်းထားများအားလုံးကို MII interface ကိုအသုံးပြုသည်။
- CPRI သည် 2.4/4.9/9.8 Gbps CPRI လိုင်းနှုန်းထားများဖြင့် ဒီဇိုင်းရေးဆွဲရာတွင် 153.6 MHz transceiver ရည်ညွှန်းနာရီ လိုအပ်ပြီး အခြား CPRI လိုင်းနှုန်းများအားလုံးသည် 184.32 MHz လိုအပ်သည်။
F-Tile CPRI PHY Intel FPGA IP core hardware ဒီဇိုင်း example တွင် အောက်ပါ အစိတ်အပိုင်းများ ပါဝင်သည်။
- F-Tile CPRI PHY Intel FPGA IP core ။
- အသွားအလာကိုထုတ်ပေးပြီး လက်ခံသည့် ပက်ကတ်ကလိုင်းဂျစ် ပိတ်ဆို့ခြင်း။
- အသွားအပြန် ကောင်တာ။
- s ကိုထုတ်လုပ်ရန် IOPLLampIP အတွင်းရှိ အဆုံးစွန်သော latency logic အတွက် ling clock နှင့် testbench တွင် round trip counter အစိတ်အပိုင်း။
- IP အတွက် စနစ်နာရီများကို ထုတ်လုပ်ရန် System PLL
- ပြန်လည်ဖွဲ့စည်းမှုဝင်ရောက်နေစဉ်အတွင်း CPRI၊ Transceiver နှင့် Ethernet modules အတွက် ပြန်လည်ဖွဲ့စည်းမှု လိပ်စာကို ကုဒ်ဖျက်ရန် Avalon®-MM လိပ်စာကုဒ်ဒီကုဒ်။
- ပြန်လည်သတ်မှတ်ခြင်းနှင့် နာရီများကို စောင့်ကြည့်စစ်ဆေးခြင်းအတွက် အရင်းအမြစ်များနှင့် စုံစမ်းစစ်ဆေးမှုများ။
- JTAG System Console နှင့် ဆက်သွယ်သော ထိန်းချုပ်ကိရိယာ။ သင်သည် System Console မှတဆင့် client logic နှင့် ဆက်သွယ်နိုင်သည်။
Interface အချက်ပြမှုများ
Table 5. Design Example Interface အချက်ပြမှုများ
| အချက်ပြ | ဦးတည်ချက် | ဖော်ပြချက် |
| ref_clk100MHz | ထည့်သွင်းခြင်း။ | ပြန်လည်ဖွဲ့စည်းမှု အင်တာဖေ့စ်အားလုံးတွင် CSR ဝင်ရောက်ခွင့်အတွက် ထည့်သွင်းနာရီ။ 100 MHz ဖြင့် မောင်းနှင်ပါ။ |
| i_clk_ref[0] | ထည့်သွင်းခြင်း။ | System PLL အတွက် ရည်ညွှန်းနာရီ။ 156.25 MHz တွင် မောင်းနှင်ပါ။ |
| i_clk_ref[1] | ထည့်သွင်းခြင်း။ | Transceiver ရည်ညွှန်းနာရီ။ မှာမောင်း
• CPRI လိုင်းနှုန်း 153.6၊ 1.2၊ 2.4၊ 3၊ 4.9 နှင့် 6.1 Gbps အတွက် 9.8 MHz။ • CPRI လိုင်းနှုန်းထားများအတွက် 184.32 MHz 10.1,12.1၊ နှင့် RS-FEC မပါဘဲ 24.3 Gbps။ |
| i_rx_serial[n] | ထည့်သွင်းခြင်း။ | Transceiver PHY ထည့်သွင်းမှု အမှတ်စဉ်ဒေတာ။ |
| o_tx_serial[n] | အထွက် | Transceiver PHY အထွက်အမှတ်စဉ်ဒေတာ။ |
ဒီဇိုင်းထွample မှတ်ပုံတင်များ
Table 6. Design Example မှတ်ပုံတင်များ
| ချန်နယ်နံပါတ် | အခြေခံလိပ်စာ (ဘိုက်လိပ်စာ) | မှတ်ပုံတင်အမျိုးအစား |
|
0 |
က0x00000000 | CPRI PHY ပြန်လည်ပြင်ဆင်မှုသည် Channel 0 အတွက် မှတ်ပုံတင်သည်။ |
| က0x00100000 | Ethernet ပြန်လည်ပြင်ဆင်မှုသည် Channel 0 အတွက် မှတ်ပုံတင်သည်။ | |
| က0x00200000 | Transceiver ပြန်လည်ပြင်ဆင်မှုသည် Channel 0 အတွက် မှတ်ပုံတင်သည်။ | |
|
1(2) |
က0x01000000 | CPRI PHY ပြန်လည်ပြင်ဆင်မှုသည် Channel 1 အတွက် မှတ်ပုံတင်သည်။ |
| က0x01100000 | Ethernet ပြန်လည်ပြင်ဆင်မှုသည် Channel 1 အတွက် မှတ်ပုံတင်သည်။ | |
| က0x01200000 | Transceiver ပြန်လည်ပြင်ဆင်မှုသည် Channel 1 အတွက် မှတ်ပုံတင်သည်။ | |
|
2(2) |
က0x02000000 | CPRI PHY ပြန်လည်ပြင်ဆင်မှုသည် Channel 2 အတွက် မှတ်ပုံတင်သည်။ |
| က0x02100000 | Ethernet ပြန်လည်ပြင်ဆင်မှုသည် Channel 2 အတွက် မှတ်ပုံတင်သည်။ | |
| က0x02200000 | Transceiver ပြန်လည်ပြင်ဆင်မှုသည် Channel 2 အတွက် မှတ်ပုံတင်သည်။ | |
| ဆက်ရန်… | ||
| ချန်နယ်နံပါတ် | အခြေခံလိပ်စာ (ဘိုက်လိပ်စာ) | မှတ်ပုံတင်အမျိုးအစား |
|
3(2) |
က0x03000000 | CPRI PHY ပြန်လည်ပြင်ဆင်မှုသည် Channel 3 အတွက် မှတ်ပုံတင်သည်။ |
| က0x03100000 | Ethernet ပြန်လည်ပြင်ဆင်မှုသည် Channel 3 အတွက် မှတ်ပုံတင်သည်။ | |
| က0x03200000 | Transceiver ပြန်လည်ပြင်ဆင်မှုသည် Channel 3 အတွက် မှတ်ပုံတင်သည်။ |
ချန်နယ်ကို အသုံးမပြုပါက ဤစာရင်းသွင်းမှုများကို သိမ်းဆည်းထားသည်။
F-Tile CPRI PHY Intel FPGA IP ဒီဇိုင်းထွample အသုံးပြုသူလမ်းညွှန် မော်ကွန်း
IP core ဗားရှင်းကို မဖော်ပြထားပါက၊ ယခင် IP core ဗားရှင်းအတွက် အသုံးပြုသူလမ်းညွှန်ကို အကျုံးဝင်ပါသည်။
| Intel Quartus Prime ဗားရှင်း | IP Core ဗားရှင်း | အသုံးပြုသူလမ်းညွှန် |
| 21.2 | 2.0.0 | F-Tile CPRI PHY Intel FPGA IP ဒီဇိုင်းထွample အသုံးပြုသူလမ်းညွှန် |
F-Tile CPRI PHY Intel FPGA IP Design Ex အတွက် စာရွက်စာတမ်း ပြန်လည်ပြင်ဆင်မှု မှတ်တမ်းample အသုံးပြုသူလမ်းညွှန်
| စာရွက်စာတမ်းဗားရှင်း | Intel Quartus Prime ဗားရှင်း | IP ဗားရှင်း | အပြောင်းအလဲများ |
| 2021.10.04 | 21.3 | 3.0.0 |
|
| 2021.06.21 | 21.2 | 2.0.0 | ကနဦး ထုတ်ဝေမှု။ |
Intel ကော်ပိုရေးရှင်း။ မူပိုင်ခွင့်ကိုလက်ဝယ်ထားသည်။ Intel၊ Intel လိုဂိုနှင့် အခြားသော Intel အမှတ်အသားများသည် Intel ကော်ပိုရေးရှင်း သို့မဟုတ် ၎င်း၏လုပ်ငန်းခွဲများ၏ အမှတ်တံဆိပ်များဖြစ်သည်။ Intel သည် Intel ၏ စံအာမခံချက်နှင့်အညီ ၎င်း၏ FPGA နှင့် တစ်ပိုင်းလျှပ်ကူးပစ္စည်းထုတ်ကုန်များ၏ စွမ်းဆောင်ရည်ကို လက်ရှိ သတ်မှတ်ချက်များအတိုင်း အာမခံထားသော်လည်း မည်သည့်ထုတ်ကုန်နှင့် ဝန်ဆောင်မှုများကိုမဆို အသိပေးခြင်းမရှိဘဲ အချိန်မရွေး အပြောင်းအလဲပြုလုပ်ပိုင်ခွင့်ကို လက်ဝယ်ရှိပါသည်။ Intel မှ စာဖြင့် အတိအလင်း သဘောတူထားသည့်အတိုင်း ဤနေရာတွင် ဖော်ပြထားသော အချက်အလက်၊ ထုတ်ကုန် သို့မဟုတ် ဝန်ဆောင်မှုကို အသုံးပြုခြင်း သို့မဟုတ် အသုံးပြုခြင်းမှ ဖြစ်ပေါ်လာသော တာဝန် သို့မဟုတ် တာဝန်ခံမှု မရှိဟု ယူဆပါသည်။ Intel သုံးစွဲသူများသည် ထုတ်ဝေထားသော အချက်အလက်များနှင့် ထုတ်ကုန် သို့မဟုတ် ဝန်ဆောင်မှုများအတွက် အမှာစာမတင်မီ နောက်ဆုံးဗားရှင်းကို ရယူရန် အကြံပြုအပ်ပါသည်။
*အခြားအမည်များနှင့် အမှတ်တံဆိပ်များကို အခြားသူများ၏ပိုင်ဆိုင်မှုအဖြစ် တောင်းဆိုနိုင်ပါသည်။
စာရွက်စာတမ်းများ / အရင်းအမြစ်များ
 |
intel F-Tile CPRI PHY FPGA IP ဒီဇိုင်းထွample [pdf] အသုံးပြုသူလမ်းညွှန် F-Tile CPRI PHY FPGA IP ဒီဇိုင်းထွample၊ PHY FPGA IP ဒီဇိုင်းထွample၊ F-Tile CPRI IP ဒီဇိုင်းထွample၊ IP ဒီဇိုင်းထွample၊ IP ဒီဇိုင်း |
