intel F-Teël CPRI PHY FPGA IP-ontwerp Example

Vinnige Begingids

Die F-Tile CPRI PHY Intel® FPGA IP-kern bied 'n simulasie-toetsbank en hardeware-ontwerp bv.ample wat samestelling en hardewaretoetsing ondersteun. Wanneer jy die ontwerp genereer bvample, die parameterredigeerder skep outomaties die files nodig om die ontwerp in hardeware te simuleer, saam te stel en te toets.
Intel bied ook 'n samestelling-slegs example projek wat jy kan gebruik om IP-kernarea en tydsberekening vinnig te skat.
Die F-Tile CPRI PHY Intel FPGA IP-kern bied die vermoë om ontwerp bvamplese vir alle ondersteunde kombinasies van aantal CPRI-kanale en CPRI-lynbiskoerse. Die toetsbank en ontwerp example ondersteun talle parameterkombinasies van die F-Tile CPRI PHY Intel FPGA IP-kern.

Figuur 1. Ontwikkelstappe vir die Ontwerp Bvample

Verwante inligting

• F-Teël CPRI PHY Intel FPGA IP Gebruikersgids
  • Vir gedetailleerde inligting oor F-tile CPRI PHY IP.
• F-Teël CPRI PHY Intel FPGA IP-vrystellingsnotas
  • Die IP-vrystellingsnotas lys IP-veranderinge in 'n spesifieke vrystelling.

Hardeware en sagteware vereistes

Om die eksampvir die ontwerp, gebruik die volgende hardeware en sagteware:

• Intel Quartus® Prime Pro Edition-sagteware
• Stelsel konsole
• Ondersteunde simulators:
  • Sinopsys* VCS*
  • Synopsys VCS MX
  • Siemens* EDA ModelSim* SE of Questa*— Questa-Intel FPGA Edition

Genereer die ontwerp

Figuur 2. Prosedure

Figuur 3. Eksampdie Ontwerp-oortjie in IP-parameterredigeerder

Om 'n Intel Quartus Prime Pro Edition-projek te skep:

1. Klik in die Intel Quartus Prime Pro Edition File ➤ Nuwe Project Wizard om 'n nuwe Quartus Prime-projek te skep, of File ➤ Open Project om 'n bestaande Intel Quartus Prime-projek oop te maak. Die towenaar vra jou om 'n toestel te spesifiseer.
2. Spesifiseer die toestelfamilie Agilex (I-reeks) en kies 'n toestel wat aan al hierdie vereistes voldoen:
   • Transceiver-teël is F-teël
   • Transceiver spoed graad is -1 of -2
   • Kernspoedgraad is -1 of -2 of -3
3. Klik Voltooi.

Volg hierdie stappe om die F-Tile CPRI PHY Intel FPGA IP hardeware-ontwerp te genereer, bvample en toetsbank:

1. In die IP-katalogus, soek en kies F-Tile CPRI PHY Intel FPGA IP. Die venster Nuwe IP-variasie verskyn.
2. Spesifiseer 'n topvlak naam vir jou persoonlike IP-variasie. Die parameterredigeerder stoor die IP-variasie-instellings in 'n file genoem .ip.
3. Klik OK. Die parameterredigeerder verskyn.
4. Op die IP-oortjie, spesifiseer die parameters vir jou IP-kernvariasie.
5. Op die Example Ontwerp-oortjie, onder Example Ontwerp Files, kies die Simulasie-opsie om die toetsbank en die slegs-samestelling-projek te genereer. Kies die Sintese-opsie om die hardeware-ontwerp te genereer, bvample. Jy moet ten minste een van die Simulasie- en Sintese-opsies kies om die ontwerp te genereer, bvample.
6. Op die ExampOp die Ontwerp-oortjie, onder Gegenereerde HDL-formaat, kies Verilog HDL of VHDL. As jy VHDL kies, moet jy die toetsbank simuleer met 'n gemengde-taal-simulator. Die toestel wat getoets word in die ex_ gids is 'n VHDL-model, maar die belangrikste toetsbank file is 'n System Verilog file.
7. Klik die Genereer Example Ontwerp-knoppie. Die Select Example Ontwerpgids-venster verskyn.
8. As jy die ontwerp wil verander, bvample gidspad of naam vanaf die verstekke wat vertoon word (cpriphy_ftile_0_example_design), blaai na die nuwe pad en tik die nuwe ontwerp bvample gids naam (ample_dir>).

Gidsstruktuur

Die F-Teël CPRI PHY Intel FPGA IP-kernontwerp, bvample file dopgehou bevat die volgende gegenereer files vir die ontwerp example.

Figuur 4. Gidsstruktuur van die gegenereerde eksample Ontwerp

Tabel 1. Toetsbank File Beskrywings

File Name	Beskrywing
Sleutel toetsbank en simulasie Files
<design_example_dir>/ bvample_testbench/basic_avl_tb_top.sv	Top-vlak toetsbank file. Die toetsbank instansieer die DUT-omhulsel en voer Verilog HDL-take uit om pakkies te genereer en te aanvaar.
<design_example_dir>/ bvample_testbench/ cpriphy_ftile_wrapper.sv	DUT-omhulsel wat DUT en ander toetsbankkomponente instansieer.
Toetsbankskrifte(1)
<design_example_dir>/ bvample_testbench/run_vsim.do	Die Siemens EDA ModelSim SE of Questa of Questa-Intel FPGA Edition-skrip om die toetsbank te laat loop.
<design_example_dir>/ bvample_testbench/run_vcs.sh	Die Synopsys VCS-skrip om die toetsbank uit te voer.
<design_example_dir>/ bvample_testbench/run_vcsmx.sh	Die Synopsys VCS MX-skrip (gekombineer Verilog HDL en SystemVerilog met VHDL) om die toetsbank te laat loop.

Ignoreer enige ander simulator script in dieample_dir>/example_testbench/ gids.

Tabel 2. Hardeware-ontwerp Bvample File Beskrywings

File Name	Beskrywings
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf	Intel Quartus Prime-projek file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf	Intel Quartus Prime-projekinstelling file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc	Synopsys Ontwerpbeperkings files. U kan dit kopieer en wysig files vir jou eie Intel Agilex™-ontwerp.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v	Topvlak Verilog HDL-ontwerp bvample file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv	DUT-omhulsel wat DUT en ander toetsbankkomponente instansieer.
<design_example_dir>/hardware_test_design/ hwtest_sl/main_script.tcl	Hoof file vir toegang tot System Console.

Simulering van die Ontwerp Exampdie toetsbank

Figuur 5. Prosedure

Volg hierdie stappe om die toetsbank te simuleer:

1. By die opdragprompt, verander na die toetsbank-simulasiegidsample_dir>/example_toetsbank. cd /bvample_toetsbank
2. Begin quartus_tlg op die gegenereerde projek file: quartus_tlg cpriphy_ftile_hw
3. Begin ip-setup-simulasie: ip-setup-simulasie –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
4. Begin die simulasieskrip vir die ondersteunde simulator van jou keuse. Die skrif stel die toetsbank saam en laat loop in die simulator. Verwys na die tabel Stappe om die toetsbank te simuleer.
5. Ontleed die resultate. Die suksesvolle toetsbank het vyf hiperrame ontvang en vertoon "GESLAAG".

Tabel 3. Stappe om die toetsbank in Synopsys VCS* Simulator te simuleer

Simulator	Instruksies
VCS	Tik in die opdragreël:
	sh run_vcs.sh
voortgesit …

Simulator	Instruksies
VCS MX	Tik in die opdragreël:
	sh run_vcsmx.sh
ModelSim SE of Questa of Questa-Intel FPGA Edition	Tik in die opdragreël:
	vsim -do run_vsim.do
	As jy verkies om te simuleer sonder om die GUI op te roep, tik:
	vsim -c -do run_vsim.do

Die volgende aample uitset illustreer 'n suksesvolle simulasietoetslopie vir 24.33024 Gbps met 4 CPRI-kanale:

Die samestelling van die slegs-samestelling-projek

Om die samestelling-alleen exampvir die projek, volg hierdie stappe:

1. Verseker samestelling ontwerp bvampdie generasie is voltooi.
2. In die Intel Quartus Prime Pro Edition-sagteware, maak die Intel Quartus Prime Pro Edition-projek oopample_dir>/compilation_test_design/cpriphy_ftile.qpf.
3. Op die Verwerking kieslys, klik Begin samestelling.
4. Na suksesvolle samestelling is verslae vir tydsberekening en vir hulpbronbenutting beskikbaar in jou Intel Quartus Prime Pro Edition-sessie.

Verwante inligting
Blokgebaseerde ontwerpvloeie

Samestelling en konfigurasie van die ontwerp Bvample in Hardeware

Om die hardeware-ontwerp saam te stel, bvample en konfigureer dit op jou Intel Agilex-toestel, volg hierdie stappe:

1. Verseker hardeware ontwerp bvampdie generasie is voltooi.
2. In die Intel Quartus Prime Pro Edition-sagteware, maak die Intel Quartus Prime-projek oopample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf.
3. Wysig die .qsf file om penne op grond van jou hardeware toe te ken.
4. Op die Verwerking kieslys, klik Begin samestelling.
5. Na suksesvolle samestelling het 'n .sof file is beskikbaar inample_dir>/hardware_test_design/output_filese gids.

Volg hierdie stappe om die hardeware-ontwerp bvample op die Intel Agilex-toestel:

• Koppel Intel Agilex I-reeks Transceiver Signal Integrity Development Kit aan die gasheerrekenaar.
  Let wel: Die ontwikkelingskit is by verstek met die korrekte klokfrekwensies vooraf geprogrammeer. Jy hoef nie die Klokbeheer-toepassing te gebruik om die frekwensies te stel nie.
• Op die Tools-kieslys, klik Programmer.
• Klik in die programmeerder op Hardware Setup.
• Kies 'n programmeringstoestel.
• Maak seker dat Mode op J gestel isTAG.
• Kies die Intel Agilex-toestel en klik Voeg toestel by. Die Programmeerder vertoon 'n blokdiagram van die verbindings tussen die toestelle op jou bord.
• Merk die blokkie vir die .sof in die ry met jou .sof.
• Merk die blokkie in die Program/Configure-kolom.
• Klik Start.

Verwante inligting

• Blokgebaseerde ontwerpvloeie
• Programmering van Intel FPGA-toestelle
• Ontleed en ontfout ontwerpe met stelselkonsole

Toets die hardeware-ontwerp Bvample

Nadat u die F-Tile CPRI PHY Intel FPGA IP-kernontwerp saamgestel het, bvample en konfigureer dit op jou Intel Agilex-toestel, kan jy die Stelselkonsole gebruik om die IP-kern en sy PHY IP-kernregisters te programmeer.
Om die stelselkonsole aan te skakel en die hardeware-ontwerp te toets, bvample, volg hierdie stappe:

1. Nadat die hardeware-ontwerp bvample is gekonfigureer op die Intel Agilex-toestel, in die Intel Quartus Prime Pro Edition-sagteware, op die Tools-kieslys, klik System Debugging Tools ➤ System Console.
2. In die Tcl-konsole-paneel, tik cd hwtest om die gids te veranderample_dir>/hardware_test_design/hwtest_sl.
3. Tik source main_script.tcl om 'n verbinding met die JTAG bemeester en begin die toets.

Ontwerp Bvample Beskrywing

Die ontwerp example demonstreer die basiese funksionaliteit van die F-Tile CPRI PHY Intel FPGA IP-kern. U kan die ontwerp uit die Example Ontwerp-oortjie in die F-Tile CPRI PHY Intel FPGA IP-parameterredigeerder.
Om die ontwerp te genereer, bvample, moet jy eers die parameterwaardes stel vir die IP-kernvariasie wat jy van plan is om in jou eindproduk te genereer. Jy kan kies om die ontwerp te genereer bvample met of sonder die RS-FEC-kenmerk. Die RS-FEC-kenmerk is beskikbaar met 10.1376, 12.1651 en 24.33024 Gbps CPRI-lynbiskoerse.
Tabel 4. F-Teël CPRI PHY Intel FPGA IP Core Feature Matrix

CPRI-lynbiskoers (Gbps)	RS-FEC Ondersteuning	Verwysingsklok (MHz)	Deterministiese Latency Ondersteuning
1.2288	Nee	153.6	Ja
2.4576	Nee	153.6	Ja
3.072	Nee	153.6	Ja
4.9152	Nee	153.6	Ja
6.144	Nee	153.6	Ja
9.8304	Nee	153.6	Ja
10.1376	Met en Sonder	184.32	Ja
12.1651	Met en Sonder	184.32	Ja
24.33024	Met en Sonder	184.32	Ja

Kenmerke

• Genereer die ontwerp bvample met RS-FEC-funksie
• Basiese pakketkontrole-vermoëns, insluitend retoer-vertragingtelling

Simulasieontwerp Bvample

Die F-Teël CPRI PHY Intel FPGA IP-ontwerp, bvample genereer 'n simulasie toetsbank en simulasie files wat die F-Tile CPRI PHY Intel FPGA IP-kern instansieer wanneer jy die Simulasie-opsie kies.

Figuur 6. Blokdiagram vir 10.1316, 12.1651 en 24.33024 Gbps (met en sonder RS-FEC) lyntariewe

Figuur 7. Blokdiagram vir 1.228, 2.4576, 3.072, 4.9152, 6.144 en 9.8304 Gbps lyntempo

In hierdie ontwerp is example, die simulasie-toetsbank bied basiese funksionaliteit soos opstart en wag vir sluit, stuur en ontvang pakkies.
Die suksesvolle toetslopie vertoon uitset wat die volgende gedrag bevestig:

1. Die kliëntlogika stel die IP-kern terug.
2. Die kliëntlogika wag vir die RX-datapad-belyning.
3. Die kliëntlogika stuur hiperrame op die TX MII-koppelvlak en wag vir vyf hiperrame om op RX MII-koppelvlak ontvang te word. Hiperrame word versend en ontvang op MII-koppelvlak volgens die CPRI v7.0-spesifikasies.
   Let wel: Die CPRI-ontwerpe wat 1.2, 2.4, 3, 4.9, 6.1 en 9.8 Gbps lyntempo teiken, gebruik 8b/10b-koppelvlak en die ontwerpe wat 10.1, 12.1 en 24.3 Gbps (met en sonder RS-FEC) teiken, gebruik MII-koppelvlak. Hierdie ontwerp example sluit 'n heenreisteller in om die heenreisvertraging van TX na RX te tel.
4. Die kliëntlogika lees die retoer-vertragingswaarde en kontroleer vir die inhoud en korrektheid van die hiperraamdata aan die RX MII-kant sodra die teller die retoer-latensietelling voltooi het.

Verwante inligting

• CPRI-spesifikasies

Hardeware Ontwerp Bvample

Figuur 8. Hardeware Ontwerp Bvample Blokdiagram

 

Let wel

1. Die CPRI-ontwerpe met 2.4/4.9/9.8 Gbps CPRI-lyntempo's gebruik 8b/10b-koppelvlak en alle ander CPRI-lyntempo-ontwerpe gebruik MII-koppelvlak.
2. Die CPRI-ontwerpe met 2.4/4.9/9.8 Gbps CPRI-lyntempo's benodig 153.6 MHz-senderontvangerverwysingsklok en alle ander CPRI-lyntariewe benodig 184.32 MHz.

Die F-Teël CPRI PHY Intel FPGA IP-kern hardeware-ontwerp, bvample sluit die volgende komponente in:

• F-Teël CPRI PHY Intel FPGA IP-kern.
• Pakkie kliënt logika blok wat verkeer genereer en ontvang.
• Rondreistoonbank.
• IOPLL om s te genereeramplingklok vir deterministiese latensielogika binne die IP, en heen-en-weer-tellerkomponent by die toetsbank.
• Stelsel PLL om stelselhorlosies vir die IP te genereer.
• Avalon®-MM-adresdekodeerder om herkonfigurasie-adresspasie vir CPRI-, Transceiver- en Ethernet-modules te dekodeer tydens herkonfigurasietoegange.
• Bronne en probes om terugstellings te bevestig en die horlosies en 'n paar statusbisse te monitor.
• JTAG beheerder wat met die stelselkonsole kommunikeer. Jy kommunikeer met die kliëntlogika deur System Console.

Interface Seine

Tabel 5. Ontwerp Example Interface Seine

Sein	Rigting	Beskrywing
ref_clk100MHz	Invoer	Invoerklok vir CSR-toegang op al die herkonfigurasie-koppelvlakke. Ry teen 100 MHz.
i_clk_ref[0]	Invoer	Verwysingsklok vir System PLL. Ry teen 156.25 MHz.
i_clk_ref[1]	Invoer	Transceiver verwysing klok. Ry by • 153.6 MHz vir CPRI-lyntempo 1.2, 2.4, 3, 4.9, 6.1 en 9.8 Gbps. • 184.32 MHz vir CPRI-lyntempo's 10.1,12.1 en 24.3 Gbps met en sonder RS-FEC.
i_rx_reeks[n]	Invoer	Transceiver PHY invoer reeksdata.
o_tx_reeks[n]	Uitset	Transceiver PHY uitvoer reeks data.

Ontwerp Bvample Registers

Tabel 6. Ontwerp Example Registers

Kanaalnommer	Basisadres (byte-adres)	Registreer Tipe
0	0x00000000	CPRI PHY Herkonfigurasie registreer vir kanaal 0
	0x00100000	Ethernet-herkonfigurasie registreer vir kanaal 0
	0x00200000	Transceiver-herkonfigurasie registreer vir kanaal 0
1(2)	0x01000000	CPRI PHY Herkonfigurasie registreer vir kanaal 1
	0x01100000	Ethernet-herkonfigurasie registreer vir kanaal 1
	0x01200000	Transceiver-herkonfigurasie registreer vir kanaal 1
2(2)	0x02000000	CPRI PHY Herkonfigurasie registreer vir kanaal 2
	0x02100000	Ethernet-herkonfigurasie registreer vir kanaal 2
	0x02200000	Transceiver-herkonfigurasie registreer vir kanaal 2
voortgesit …

Kanaalnommer	Basisadres (byte-adres)	Registreer Tipe
3(2)	0x03000000	CPRI PHY Herkonfigurasie registreer vir kanaal 3
	0x03100000	Ethernet-herkonfigurasie registreer vir kanaal 3
	0x03200000	Transceiver-herkonfigurasie registreer vir kanaal 3

Hierdie registers word gereserveer indien die kanaal nie gebruik word nie.

F-Teël CPRI PHY Intel FPGA IP-ontwerp Example Gebruikersgids Argiewe

As 'n IP-kernweergawe nie gelys word nie, is die gebruikersgids vir die vorige IP-kernweergawe van toepassing.

Intel Quartus Prime weergawe	IP-kernweergawe	Gebruikersgids
21.2	2.0.0	F-Teël CPRI PHY Intel FPGA IP-ontwerp Example Gebruikersgids

Dokumenthersieningsgeskiedenis vir F-Tile CPRI PHY Intel FPGA IP-ontwerp Example Gebruikersgids

Dokument weergawe	Intel Quartus Prime weergawe	IP weergawe	Veranderinge
2021.10.04	21.3	3.0.0	Bygevoeg ondersteuning vir nuwe simulators in afdeling: Hardeware en sagteware vereistes. Opgedateerde stappe in afdeling: Simulering van die Ontwerp Exampdie toetsbank. Het die volgende afdelings opgedateer met nuwe lynkoersinligting: Ontwerp Bvample Beskrywing Simulasieontwerp Bvample Interface Seine Het die adres in afdeling opgedateer: Ontwerp Bvample Registers.
2021.06.21	21.2	2.0.0	Aanvanklike vrystelling.

Intel Corporation. Alle regte voorbehou. Intel, die Intel-logo en ander Intel-merke is handelsmerke van Intel Corporation of sy filiale. Intel waarborg prestasie van sy FPGA- en halfgeleierprodukte volgens huidige spesifikasies in ooreenstemming met Intel se standaardwaarborg, maar behou die reg voor om enige tyd sonder kennisgewing veranderinge aan enige produkte en dienste aan te bring. Intel aanvaar geen verantwoordelikheid of aanspreeklikheid wat voortspruit uit die toepassing of gebruik van enige inligting, produk of diens wat hierin beskryf word nie, behalwe soos uitdruklik skriftelik deur Intel ooreengekom. Intel-kliënte word aangeraai om die nuutste weergawe van toestelspesifikasies te bekom voordat hulle op enige gepubliseerde inligting staatmaak en voordat bestellings vir produkte of dienste geplaas word.
*Ander name en handelsmerke kan as die eiendom van ander geëis word.

Dokumente / Hulpbronne

intel F-Teël CPRI PHY FPGA IP-ontwerp Example [pdf] Gebruikersgids F-Teël CPRI PHY FPGA IP Ontwerp Example, PHY FPGA IP Ontwerp Example, F-Teël CPRI IP Ontwerp Example, IP Ontwerp Example, IP Ontwerp

Verwysings

• Gebruikershandleiding