Intel F-Tile CPRI PHY FPGA IP Design Example

Szybki przewodnik

Rdzeń IP F-Tile CPRI PHY Intel® FPGA zapewnia symulację stanowiska testowego i projektowania sprzętu, npampplik obsługujący kompilację i testowanie sprzętu. Podczas generowania projektu npampplik, edytor parametrów automatycznie tworzy plik files niezbędne do symulacji, kompilacji i testowania projektu w sprzęcie.
Firma Intel zapewnia również kompilację, npample projektu, który można wykorzystać do szybkiego oszacowania obszaru rdzenia IP i czasu.
Rdzeń F-Tile CPRI PHY Intel FPGA IP zapewnia możliwość generowania projektów npamppliki dla wszystkich obsługiwanych kombinacji liczby kanałów CPRI i przepływności linii CPRI. Stanowisko testowe i projekt exampobsługują liczne kombinacje parametrów rdzenia F-Tile CPRI PHY Intel FPGA IP.

Rysunek 1. Etapy rozwoju projektu Example

Informacje powiązane

• Podręcznik użytkownika F-Tile CPRI PHY Intel FPGA IP
  • Aby uzyskać szczegółowe informacje na temat F-tile CPRI PHY IP.
• Informacje o wersji F-Tile CPRI PHY Intel FPGA IP
  • Uwagi do wydania dotyczące własności intelektualnej zawierają listę zmian dotyczących własności intelektualnej w poszczególnych wersjach.

Wymagania sprzętowe i programowe

Aby przetestować byłegoampPodczas projektowania użyj następującego sprzętu i oprogramowania:

• Oprogramowanie Intel Quartus® Prime Pro Edition
• Konsola systemowa
• Obsługiwane symulatory:
  • Streszczenie* VCS*
  • Streszczenie VCS MX
  • Siemens* EDA ModelSim* SE lub Questa* — Questa-Intel FPGA Edition

Generowanie projektu

Rysunek 2. Procedura

Rysunek 3. Example Karta Projekt w Edytorze parametrów IP

Aby utworzyć projekt Intel Quartus Prime Pro Edition:

1. W przypadku Intel Quartus Prime Pro Edition kliknij File ➤ Kreator nowego projektu, aby utworzyć nowy projekt Quartus Prime lub File ➤ Otwórz projekt, aby otworzyć istniejący projekt Intel Quartus Prime. Kreator monituje o określenie urządzenia.
2. Określ rodzinę urządzeń Agilex (seria I) i wybierz urządzenie spełniające wszystkie poniższe wymagania:
   • Płytka nadajnika-odbiornika to płytka F
   • Stopień prędkości transceivera to -1 lub -2
   • Stopień szybkości rdzenia to -1, -2 lub -3
3. Kliknij Zakończ.

Wykonaj następujące kroki, aby wygenerować projekt sprzętu F-Tile CPRI PHY Intel FPGA IP npampplik i testbench:

1. W katalogu IP znajdź i wybierz F-Tile CPRI PHY Intel FPGA IP. Zostanie wyświetlone okno Nowa odmiana adresu IP.
2. Określ nazwę najwyższego poziomu dla Twojej niestandardowej odmiany adresu IP. Edytor parametrów zapisuje ustawienia odmiany IP w pliku file o nazwie .ip.
3. Kliknij OK. Pojawia się edytor parametrów.
4. Na karcie IP określ parametry podstawowej odmiany adresu IP.
5. Na Example Karta Projekt, w części Exampprojekt Files, wybierz opcję Simulation, aby wygenerować testbench i projekt tylko do kompilacji. Wybierz opcję Synteza, aby wygenerować projekt sprzętu, npample. Musisz wybrać co najmniej jedną z opcji Symulacja i Synteza, aby wygenerować projekt, npample.
6. Na Example Projektowanie, w obszarze Wygenerowany format HDL wybierz opcję Verilog HDL lub VHDL. W przypadku wybrania języka VHDL należy przeprowadzić symulację stanowiska testowego za pomocą symulatora języków mieszanych. Urządzenie testowane w ex_ katalog jest modelem VHDL, ale głównym testbenchem file jest systemem Verilog file.
7. Kliknij Generuj Exampprzycisk projektu. Wybierz ExampPojawi się okno Katalog projektów.
8. Jeśli chcesz zmodyfikować projekt npampścieżkę lub nazwę katalogu plików z wyświetlanych wartości domyślnych (cpriphy_ftile_0_example_design), przejdź do nowej ścieżki i wpisz nowy projekt, npampnazwa katalogu plików (ampkatalog_katalog>).

Struktura katalogów

Projekt rdzenia IP F-Tile CPRI PHY Intel FPGA npample file katalogi zawierają następujące wygenerowane files za projekt npample.

Rysunek 4. Struktura katalogów wygenerowanego pliku Exampprojekt

Tabela 1. Stanowisko testowe File Opisy

File Nazwy	Opis
Kluczowe stanowisko testowe i symulacja Files
<projekt_example_katalog>/ npample_testbench/basic_avl_tb_top.sv	Stanowisko testowe na najwyższym poziomie file. Testbench tworzy instancję opakowania DUT i uruchamia zadania Verilog HDL w celu generowania i akceptowania pakietów.
<projekt_example_katalog>/ npample_testbench/cpriphy_ftile_wrapper.sv	Opakowanie DUT, które tworzy instancje DUT i inne komponenty testbencha.
Skrypty testowe(1)
<projekt_example_katalog>/ npample_testbench/run_vsim.do	Skrypt Siemens EDA ModelSim SE lub Questa lub Questa-Intel FPGA Edition do uruchamiania stanowiska testowego.
<projekt_example_katalog>/ npample_testbench/run_vcs.sh	Skrypt Synopsys VCS do uruchamiania testbencha.
<projekt_example_katalog>/ npample_testbench/run_vcsmx.sh	Skrypt Synopsys VCS MX (połączony Verilog HDL i SystemVerilog z VHDL) do uruchamiania testu.

Zignoruj ​​wszelkie inne skrypty symulatora w plikuample_katalog>/exampfolder le_testbench/.

Tabela 2. Projekt sprzętu Npample File Opisy

File Nazwy	Opisy
<projekt_exampkatalog_katalogu>/hardware_test_design/ cpriphy_ftile_hw.qpf	Projekt Intel Quartus Prime file.
<projekt_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf	Ustawienie projektu Intel Quartus Prime file.
<projekt_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc	Ograniczenia projektowe Synopsys fileS. Możesz je kopiować i modyfikować filedla własnego projektu Intel Agilex™.
<projekt_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v	Najwyższej klasy konstrukcja Verilog HDL npample file.
<projekt_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv	Opakowanie DUT, które tworzy instancje DUT i inne komponenty testbencha.
<projekt_example_dir>/hardware_test_design/hwtest_sl/main_script.tcl	Główny file dostępu do konsoli systemowej.

Symulacja projektu Example Testbench

Rysunek 5. Procedura

Wykonaj następujące kroki, aby zasymulować stanowisko testowe:

1. W wierszu polecenia przejdź do katalogu symulacji testbenchample_katalog>/example_testbench. płyta CD /byłyample_testbench
2. Uruchom quartus_tlg na wygenerowanym projekcie file: quartus_tlg cpriphy_ftile_hw
3. Uruchom ip-setup-simulation: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
4. Uruchom skrypt symulacji dla wybranego obsługiwanego symulatora. Skrypt kompiluje i uruchamia testbench w symulatorze. Zapoznaj się z tabelą Etapy symulacji stanowiska testowego.
5. Przeanalizuj wyniki. Udany testbench otrzymał pięć hiperramek i wyświetla komunikat „PASSED”.

Tabela 3. Etapy symulacji stanowiska testowego w Symulatorze Synopsys VCS*

Symulator	Instrukcje
VCS	W wierszu poleceń wpisz:
	sh run_vcs.sh
dalszy…

Symulator	Instrukcje
VCSMX	W wierszu poleceń wpisz:
	sh run_vcsmx.sh
ModelSim SE lub Questa lub Questa-Intel FPGA Edition	W wierszu poleceń wpisz:
	vsim -do run_vsim.do
	Jeśli wolisz symulować bez wywoływania GUI, wpisz:
	vsim -c -do run_vsim.do

Następujące sampDane wyjściowe pliku ilustrują pomyślny przebieg testu symulacyjnego dla 24.33024 Gb/s z 4 kanałami CPRI:

Kompilowanie projektu tylko do kompilacji

Aby skompilować tylko kompilację example projekt, wykonaj następujące kroki:

1. Zapewnij projekt kompilacji, npampgenerowanie le jest zakończone.
2. W oprogramowaniu Intel Quartus Prime Pro Edition otwórz projekt Intel Quartus Prime Pro Editionampkatalog_katalogu>/compilation_test_design/cpriphy_ftile.qpf.
3. W menu Przetwarzanie kliknij Rozpocznij kompilację.
4. Po udanej kompilacji raporty dotyczące czasu i wykorzystania zasobów są dostępne w sesji Intel Quartus Prime Pro Edition.

Informacje powiązane
Przepływy projektowe oparte na blokach

Kompilowanie i konfigurowanie projektu Example w sprzęcie

Aby skompilować projekt sprzętu, npampplik i skonfigurować go na swoim urządzeniu Intel Agilex, wykonaj następujące kroki:

1. Zapewnij projekt sprzętu, npampgenerowanie le jest zakończone.
2. W oprogramowaniu Intel Quartus Prime Pro Edition otwórz projekt Intel Quartus Primeampkatalog_katalogu>/hardware_test_design/ cpriphy_ftile_hw.qpf.
3. Edytuj plik .qsf file przypisać piny na podstawie posiadanego sprzętu.
4. W menu Przetwarzanie kliknij Rozpocznij kompilację.
5. Po udanej kompilacji plik .sof file jest dostępny wampkatalog_katalogu>/hardware_test_design/output_files katalog.

Wykonaj poniższe kroki, aby zaprogramować projekt sprzętu, npampplik na urządzeniu Intel Agilex:

• Podłącz zestaw programistyczny Intel Agilex I-series Transceiver Signal Integrity Development Kit do komputera hosta.
  Uwaga: zestaw rozwojowy jest domyślnie zaprogramowany z prawidłowymi częstotliwościami zegara. Nie musisz używać aplikacji Clock Control do ustawiania częstotliwości.
• W menu Narzędzia kliknij Programista.
• W Programatorze kliknij opcję Konfiguracja sprzętu.
• Wybierz programator.
• Upewnij się, że tryb jest ustawiony na JTAG.
• Wybierz urządzenie Intel Agilex i kliknij Dodaj urządzenie. Programator wyświetla schemat blokowy połączeń pomiędzy urządzeniami na Twojej płycie.
• W rzędzie z plikiem .sof zaznacz pole wyboru .sof.
• Zaznacz pole w kolumnie Program/Konfiguruj.
• Kliknij Start.

Informacje powiązane

• Przepływy projektowe oparte na blokach
• Programowanie układów Intel FPGA
• Analizowanie i debugowanie projektów za pomocą konsoli systemowej

Testowanie projektu sprzętu Example

Po skompilowaniu projektu rdzenia IP F-Tile CPRI PHY Intel FPGA npampi skonfigurować go na swoim urządzeniu Intel Agilex, możesz użyć konsoli systemowej do zaprogramowania rdzenia IP i jego rejestrów rdzenia PHY IP.
Aby włączyć konsolę systemową i przetestować projekt sprzętu, npample, wykonaj następujące kroki:

1. Po zaprojektowaniu sprzętu npampplik jest skonfigurowany na urządzeniu Intel Agilex, w oprogramowaniu Intel Quartus Prime Pro Edition, w menu Narzędzia kliknij opcję Narzędzia do debugowania systemu ➤ Konsola systemowa.
2. W okienku konsoli Tcl wpisz cd hwtest, aby zmienić katalogampkatalog_katalogu>/hardware_test_design/hwtest_sl.
3. Wpisz source main_script.tcl, aby otworzyć połączenie z JTAG master i rozpocznij test.

Projekt Example Opis

Projekt npample demonstruje podstawową funkcjonalność rdzenia IP F-Tile CPRI PHY Intel FPGA. Możesz wygenerować projekt z pliku Example Design w edytorze parametrów F-Tile CPRI PHY Intel FPGA IP.
Aby wygenerować projekt npamppliku, musisz najpierw ustawić wartości parametrów dla odmiany rdzenia IP, którą zamierzasz wygenerować w swoim produkcie końcowym. Możesz wygenerować projekt npampplik z funkcją RS-FEC lub bez niej. Funkcja RS-FEC jest dostępna z przepływnościami liniowymi CPRI 10.1376, 12.1651 i 24.33024 Gb/s.
Tabela 4. Macierz funkcji rdzenia Intel FPGA IP F-Tile CPRI PHY

Szybkość transmisji linii CPRI (Gb/s)	Obsługa RS-FEC	Zegar referencyjny (MHz)	Deterministyczna obsługa opóźnień
1.2288	NIE	153.6	Tak
2.4576	NIE	153.6	Tak
3.072	NIE	153.6	Tak
4.9152	NIE	153.6	Tak
6.144	NIE	153.6	Tak
9.8304	NIE	153.6	Tak
10.1376	Z I bez	184.32	Tak
12.1651	Z I bez	184.32	Tak
24.33024	Z I bez	184.32	Tak

Cechy

• Wygeneruj projekt npampplik z funkcją RS-FEC
• Podstawowe możliwości sprawdzania pakietów, w tym zliczanie opóźnień w obie strony

Projekt symulacji Npample

Projekt F-Tile CPRI PHY Intel FPGA IP npample generuje testbench symulacji i symulację files, który tworzy instancję rdzenia IP F-Tile CPRI PHY Intel FPGA po wybraniu opcji Symulacja.

Rysunek 6. Schemat blokowy dla szybkości łącza 10.1316, 12.1651 i 24.33024 Gb/s (z RS-FEC i bez)

Rysunek 7. Schemat blokowy dla szybkości łącza 1.228, 2.4576, 3.072, 4.9152, 6.144 i 9.8304 Gb/s

W tym projekcie npample, testbench symulacyjny zapewnia podstawowe funkcje, takie jak uruchamianie i oczekiwanie na blokadę, wysyłanie i odbieranie pakietów.
Pomyślne uruchomienie testowe wyświetla dane wyjściowe potwierdzające następujące zachowanie:

1. Logika klienta resetuje rdzeń IP.
2. Logika klienta czeka na wyrównanie ścieżki danych RX.
3. Logika klienta przesyła hiperramki przez interfejs TX MII i czeka na odebranie pięciu hiperramek przez interfejs RX MII. Hyperramki są przesyłane i odbierane przez interfejs MII zgodnie ze specyfikacją CPRI v7.0.
   Notatka: Projekty CPRI, których celem jest przepustowość linii 1.2, 2.4, 3, 4.9, 6.1 i 9.8 Gb/s, wykorzystują interfejs 8b/10b, a projekty ukierunkowane na przepustowość 10.1, 12.1 i 24.3 Gb/s (z RS-FEC i bez) wykorzystują interfejs MII. Ten projekt npampplik zawiera licznik podróży w obie strony do zliczania opóźnienia podróży w obie strony od TX do RX.
4. Logika klienta odczytuje wartość opóźnienia w obie strony i sprawdza zawartość i poprawność danych hiperramek po stronie RX MII, gdy licznik zakończy zliczanie opóźnienia w obie strony.

Informacje powiązane

• Specyfikacje CPRI

Projektowanie sprzętu Example

Rysunek 8. Projekt sprzętu NpampSchemat blokowy

 

Notatka

1. Projekty CPRI z przepustowością łącza CPRI 2.4/4.9/9.8 Gb/s używają interfejsu 8b/10b, a wszystkie inne projekty z przepustowością łącza CPRI korzystają z interfejsu MII.
2. Konstrukcje CPRI z szybkościami linii CPRI 2.4/4.9/9.8 Gb/s wymagają zegara referencyjnego nadajnika-odbiornika 153.6 MHz, a wszystkie inne szybkości linii CPRI wymagają 184.32 MHz.

Rdzeń sprzętowy F-Tile CPRI PHY Intel FPGA IP npampplik zawiera następujące komponenty:

• Rdzeń IP F-Tile CPRI PHY Intel FPGA.
• Blok logiki klienta pakietowego, który generuje i odbiera ruch.
• Licznik podróży w obie strony.
• IOPLL do generowania sampzegar ling dla deterministycznej logiki opóźnień wewnątrz IP oraz składnik licznika podróży w obie strony na stanowisku testowym.
• System PLL do generowania zegarów systemowych dla IP.
• Dekoder adresu Avalon®-MM do dekodowania przestrzeni adresowej rekonfiguracji dla modułów CPRI, Transceiver i Ethernet podczas dostępu do rekonfiguracji.
• Źródła i sondy do potwierdzania resetów i monitorowania zegarów oraz kilku bitów stanu.
• JTAG kontrolera, który komunikuje się z konsolą systemową. Komunikujesz się z logiką klienta za pośrednictwem konsoli systemowej.

Sygnały interfejsu

Tabela 5. Projekt Przykłample Sygnały interfejsu

Sygnał	Kierunek	Opis
ref_clk100MHz	Wejście	Zegar wejściowy dla dostępu CSR na wszystkich interfejsach rekonfiguracyjnych. Jedź z częstotliwością 100 MHz.
i_clk_ref[0]	Wejście	Zegar wzorcowy dla Systemu PLL. Jedź z częstotliwością 156.25 MHz.
i_clk_ref[1]	Wejście	Zegar odniesienia nadajnika-odbiornika. Jazda na • 153.6 MHz dla szybkości łącza CPRI 1.2, 2.4, 3, 4.9, 6.1 i 9.8 Gb/s. • 184.32 MHz dla szybkości linii CPRI 10.1,12.1, 24.3 i XNUMX Gb/s zi bez RS-FEC.
i_rx_serial[n]	Wejście	Transceiver PHY wprowadza dane szeregowe.
o_tx_serial[n]	Wyjście	Transceiver PHY wyprowadza dane szeregowe.

Projekt Example Rejestry

Tabela 6. Projekt Przykłample Rejestry

Numer kanału	Adres bazowy (adres bajtowy)	Typ rejestru
0	0x00000000	Rejestry rekonfiguracji CPRI PHY dla kanału 0
	0x00100000	Rejestry rekonfiguracji sieci Ethernet dla kanału 0
	0x00200000	Rejestry rekonfiguracji transceivera dla kanału 0
1(2)	0x01000000	Rejestry rekonfiguracji CPRI PHY dla kanału 1
	0x01100000	Rejestry rekonfiguracji sieci Ethernet dla kanału 1
	0x01200000	Rejestry rekonfiguracji transceivera dla kanału 1
2(2)	0x02000000	Rejestry rekonfiguracji CPRI PHY dla kanału 2
	0x02100000	Rejestry rekonfiguracji sieci Ethernet dla kanału 2
	0x02200000	Rejestry rekonfiguracji transceivera dla kanału 2
dalszy…

Numer kanału	Adres bazowy (adres bajtowy)	Typ rejestru
3(2)	0x03000000	Rejestry rekonfiguracji CPRI PHY dla kanału 3
	0x03100000	Rejestry rekonfiguracji sieci Ethernet dla kanału 3
	0x03200000	Rejestry rekonfiguracji transceivera dla kanału 3

Rejestry te są zarezerwowane, jeśli kanał nie jest używany.

F-Tile CPRI PHY Intel FPGA IP Design Example Archiwa podręcznika użytkownika

Jeśli wersja rdzenia IP nie jest wymieniona, obowiązuje instrukcja obsługi dla poprzedniej wersji rdzenia IP.

Wersja Intel Quartus Prime	Wersja rdzenia IP	Instrukcja użytkownika
21.2	2.0.0	F-Tile CPRI PHY Intel FPGA IP Design Example Podręcznik użytkownika

Historia wersji dokumentu dla F-Tile CPRI PHY Intel FPGA IP Design Example Podręcznik użytkownika

Wersja dokumentu	Wersja Intel Quartus Prime	Wersja IP	Zmiany
2021.10.04	21.3	3.0.0	Dodano obsługę nowych symulatorów w sekcji: Wymagania sprzętowe i programowe. Zaktualizowano kroki w sekcji: Symulacja projektu Example Testbench. Zaktualizowano następujące sekcje o nowe informacje o stawce linii: Projekt Example Opis Projekt symulacji Npample Sygnały interfejsu Zaktualizowano adres w sekcji: Projekt Example Rejestry.
2021.06.21	21.2	2.0.0	Pierwsze wydanie.

Korporacja intelektualna. Wszelkie prawa zastrzeżone. Intel, logo Intel i inne znaki Intel są znakami towarowymi firmy Intel Corporation lub jej podmiotów zależnych. Firma Intel gwarantuje wydajność swoich produktów FPGA i produktów półprzewodnikowych zgodnie z aktualnymi specyfikacjami zgodnie ze standardową gwarancją firmy Intel, ale zastrzega sobie prawo do wprowadzania zmian we wszelkich produktach i usługach w dowolnym momencie i bez powiadomienia. Firma Intel nie przyjmuje żadnej odpowiedzialności wynikającej z zastosowania lub wykorzystania jakichkolwiek informacji, produktów lub usług opisanych w niniejszym dokumencie, z wyjątkiem przypadków wyraźnie uzgodnionych na piśmie przez firmę Intel. Klientom firmy Intel zaleca się uzyskanie najnowszej wersji specyfikacji urządzenia przed poleganiem na opublikowanych informacjach oraz przed złożeniem zamówienia na produkty lub usługi.
*Inne nazwy oraz marki mogą być własnością osób trzecich.

Dokumenty / Zasoby

Intel F-Tile CPRI PHY FPGA IP Design Example [plik PDF] Instrukcja użytkownika Projekt F-Tile CPRI PHY FPGA IP Example, PHY FPGA IP Design Example, F-Tile CPRI IP Design Example, IP Design Example, Projekt IP

Odniesienia

• Instrukcja obsługi