Intel F-Tile CPRI PHY FPGA IP Design Example
Guia de início rápido
O núcleo F-Tile CPRI PHY Intel® FPGA IP fornece um banco de testes de simulação e design de hardware examparquivo que suporta compilação e teste de hardware. Quando você gera o projeto example, o editor de parâmetros cria automaticamente o fileÉ necessário simular, compilar e testar o projeto em hardware.
A Intel também fornece um ex de compilação somenteample projeto que você pode usar para estimar rapidamente a área e o tempo do núcleo de IP.
O núcleo F-Tile CPRI PHY Intel FPGA IP fornece a capacidade de gerar ex de designamparquivos para todas as combinações suportadas de número de canais CPRI e taxas de bits de linha CPRI. O testbench e o design example suporta inúmeras combinações de parâmetros do núcleo F-Tile CPRI PHY Intel FPGA IP.
Figura 1. Etapas de desenvolvimento para o Ex de designample
Informações relacionadas
- F-Tile CPRI PHY Intel FPGA IP Guia do usuário
- Para obter informações detalhadas sobre F-tile CPRI PHY IP.
- F-Tile CPRI PHY Intel FPGA IP Notas de versão
- As notas de versão de IP listam as alterações de IP em uma versão específica.
Requisitos de hardware e software
Para testar o example design, use o seguinte hardware e software:
- Software Intel Quartus® Prime Pro Edition
- console do sistema
- Simuladores suportados:
- Sinopse* VCS*
- Sinopse VCS MX
- Siemens* EDA ModelSim* SE ou Questa* — Questa-Intel FPGA Edition
Gerando o projeto
Figura 2. Procedimento
Figura 3. ExampGuia Design no Editor de Parâmetro IP
Para criar um projeto Intel Quartus Prime Pro Edition:
- No Intel Quartus Prime Pro Edition, clique em File ➤ New Project Wizard para criar um novo projeto Quartus Prime, ou File ➤ Open Project para abrir um projeto Intel Quartus Prime existente. O assistente solicita que você especifique um dispositivo.
- Especifique a família de dispositivos Agilex (série I) e selecione um dispositivo que atenda a todos esses requisitos:
- O bloco do transceptor é um bloco F
- O grau de velocidade do transceptor é -1 ou -2
- O grau de velocidade do núcleo é -1 ou -2 ou -3
- Clique em Concluir.
Siga estas etapas para gerar o design de hardware IP F-Tile CPRI PHY Intel FPGA example e testbench:
- No Catálogo IP, localize e selecione F-Tile CPRI PHY Intel FPGA IP. A janela Nova variação de IP é exibida.
- Especifique um nome de nível superior para sua variação de IP personalizada. O editor de parâmetros salva as configurações de variação de IP em um file nomeado .ip.
- Clique OK. O editor de parâmetros é exibido.
- Na guia IP, especifique os parâmetros para sua variação de núcleo de IP.
- No exampguia Design, em ExampLe Design Files, selecione a opção Simulação para gerar o testbench e o projeto somente de compilação. Selecione a opção Synthesis para gerar o ex de design de hardwareample. Você deve selecionar pelo menos uma das opções de Simulação e Síntese para gerar o ex de designampeu.
- No exampNa guia Design, em Formato HDL gerado, selecione Verilog HDL ou VHDL. Se você selecionar VHDL, deverá simular o testbench com um simulador de linguagem mista. O dispositivo em teste no ex_ diretório é um modelo VHDL, mas o testbench principal file é um sistema Verilog file.
- Clique no botão Gerar Exampbotão Design. O Ex SelecionadoampA janela Design Directory é exibida.
- Se você quiser modificar o design exampcaminho ou nome do diretório do arquivo dos padrões exibidos (cpriphy_ftile_0_example_design), navegue até o novo caminho e digite o novo design exampnome do diretório (ample_dir>).
Estrutura de Diretório
O design do núcleo F-Tile CPRI PHY Intel FPGA IP example file diretórios contêm o seguinte gerado files para o projeto exampeu.
Figura 4. Estrutura de Diretórios do Ex GeradoampLe Design
Tabela 1. Bancada de Teste File Descrições
| File Nomes | Descrição |
| Key Testbench e Simulação Files | |
| <design_example_dir>/ example_testbench/basic_avl_tb_top.sv | banco de testes de nível superior file. O testbench instancia o wrapper DUT e executa tarefas Verilog HDL para gerar e aceitar pacotes. |
| <design_example_dir>/ example_testbench/cpriphy_ftile_wrapper.sv | Wrapper do DUT que instancia o DUT e outros componentes do testbench. |
| Scripts de teste(1) | |
| <design_example_dir>/ example_testbench/run_vsim.do | O script Siemens EDA ModelSim SE ou Questa ou Questa-Intel FPGA Edition para executar o testbench. |
| <design_example_dir>/ example_testbench/run_vcs.sh | O script Synopsys VCS para executar o testbench. |
| <design_example_dir>/ example_testbench/run_vcsmx.sh | O script Synopsys VCS MX (combinou Verilog HDL e SystemVerilog com VHDL) para executar o testbench. |
Ignore qualquer outro script de simulador noample_dir>/example_testbench/pasta.
Tabela 2. Projeto de Hardware Example File Descrições
| File Nomes | Descrições |
| <design_example_dir>/hardware_test_design/cpriphy_ftile_hw.qpf | Projeto Intel Quartus Prime file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf | Configuração do projeto Intel Quartus Prime file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc | Restrições de design da sinopse files. Você pode copiar e modificar esses files para seu próprio projeto Intel Agilex™. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v | Ex de design Verilog HDL de nível superiorample file. |
| <design_example_dir>/hardware_test_design/cpriphy_ftile_wrapper.sv | Wrapper do DUT que instancia o DUT e outros componentes do testbench. |
| <design_example_dir>/hardware_test_design/hwtest_sl/main_script.tcl | Principal file para acessar o console do sistema. |
Simulando o Projeto Exampo Testbench
Figura 5. Procedimento
Siga estas etapas para simular o testbench:
- No prompt de comando, mude para o diretório de simulação testbenchample_dir>/example_testbench. cd /example_testbench
- Execute quartus_tlg no projeto gerado file: quartus_tlg cpriphy_ftile_hw
- Execute ip-setup-simulation: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
- Execute o script de simulação para o simulador compatível de sua escolha. O script compila e executa o testbench no simulador. Consulte a tabela Etapas para Simular o Testbench.
- Analise os resultados. O testbench bem-sucedido recebeu cinco hiperframes e exibe “PASSED”.
Tabela 3. Etapas para simular o testbench no simulador Synopsys VCS*
| Simulador | Instruções | |
| VCS | Na linha de comando, digite: | |
| sh run_vcs.sh | ||
| continuou… | ||
| Simulador | Instruções | |
| VC MX | Na linha de comando, digite: | |
| sh run_vcsmx.sh | ||
| ModelSim SE ou Questa ou Questa-Intel FPGA Edition | Na linha de comando, digite: | |
| vsim -do run_vsim.do | ||
| Se você preferir simular sem abrir a GUI, digite: | ||
| vsim -c -do run_vsim.do | ||
Os seguintes sampA saída do arquivo ilustra um teste de simulação bem-sucedido para 24.33024 Gbps com 4 canais CPRI:
Compilando o projeto somente de compilação
Para compilar o ex somente de compilaçãoample projeto, siga estas etapas:
- Garantir o projeto de compilação exampa geração está completa.
- No software Intel Quartus Prime Pro Edition, abra o projeto Intel Quartus Prime Pro Editionample_dir>/compilation_test_design/cpriphy_ftile.qpf.
- No menu Processamento, clique em Iniciar Compilação.
- Após a compilação bem-sucedida, os relatórios de tempo e utilização de recursos estão disponíveis em sua sessão do Intel Quartus Prime Pro Edition.
Informações relacionadas
Fluxos de projeto baseados em blocos
Compilando e Configurando o Ex de Designamparquivo em hardware
Para compilar o projeto de hardware example e configurá-lo em seu dispositivo Intel Agilex, siga estas etapas:
- Garantir o projeto de hardware exampa geração está completa.
- No software Intel Quartus Prime Pro Edition, abra o projeto Intel Quartus Primeample_dir>/hardware_test_design/cpriphy_ftile_hw.qpf.
- Edite o .qsf file para atribuir pinos com base em seu hardware.
- No menu Processamento, clique em Iniciar Compilação.
- Após a compilação bem-sucedida, um .sof file está disponível emample_dir>/hardware_test_design/output_filediretório s.
Siga estas etapas para programar o projeto de hardware examparquivo no dispositivo Intel Agilex:
- Conecte o kit de desenvolvimento de integridade de sinal do transceptor Intel Agilex série I ao computador host.
Nota: O kit de desenvolvimento é pré-programado com as frequências de clock corretas por padrão. Você não precisa usar o aplicativo Clock Control para definir as frequências. - No menu Ferramentas, clique em Programador.
- No programador, clique em configuração de hardware.
- Selecione um dispositivo de programação.
- Certifique-se de que o Modo esteja definido como JTAG.
- Selecione o dispositivo Intel Agilex e clique em Adicionar dispositivo. O programador exibe um diagrama de blocos das conexões entre os dispositivos em sua placa.
- Na linha com seu .sof, marque a caixa do .sof.
- Marque a caixa na coluna Programar/Configurar.
- Clique em Iniciar.
Informações relacionadas
- Fluxos de projeto baseados em blocos
- Programação de dispositivos Intel FPGA
- Análise e depuração de projetos com console do sistema
Testando o projeto de hardware Example
Depois de compilar o design de núcleo F-Tile CPRI PHY Intel FPGA IP example e configurá-lo em seu dispositivo Intel Agilex, você pode usar o console do sistema para programar o núcleo IP e seus registros de núcleo IP PHY.
Para ligar o console do sistema e testar o projeto de hardware example, siga estes passos:
- Após o projeto de hardware examparquivo está configurado no dispositivo Intel Agilex, no software Intel Quartus Prime Pro Edition, no menu Ferramentas, clique em Ferramentas de depuração do sistema ➤ Console do sistema.
- No painel Tcl Console, digite cd hwtest para alterar o diretório paraample_dir>/hardware_test_design/hwtest_sl.
- Digite source main_script.tcl para abrir uma conexão com o JTAG master e iniciar o teste.
Projeto Example Descrição
o projeto example demonstra a funcionalidade básica do núcleo F-Tile CPRI PHY Intel FPGA IP. Você pode gerar o design do Exampguia Design no editor de parâmetros F-Tile CPRI PHY Intel FPGA IP.
Para gerar o desenho example, você deve primeiro definir os valores de parâmetro para a variação do núcleo IP que pretende gerar em seu produto final. Você pode optar por gerar o projeto examparquivo com ou sem o recurso RS-FEC. O recurso RS-FEC está disponível com taxas de bits de linha CPRI de 10.1376, 12.1651 e 24.33024 Gbps.
Tabela 4. F-Tile CPRI PHY Intel FPGA IP Core Feature Matrix
| Taxa de bits da linha CPRI (Gbps) | Suporte RS-FEC | Relógio de Referência (MHz) | Suporte de latência determinística |
| 1.2288 | Não | 153.6 | Sim |
| 2.4576 | Não | 153.6 | Sim |
| 3.072 | Não | 153.6 | Sim |
| 4.9152 | Não | 153.6 | Sim |
| 6.144 | Não | 153.6 | Sim |
| 9.8304 | Não | 153.6 | Sim |
| 10.1376 | Com e sem | 184.32 | Sim |
| 12.1651 | Com e sem | 184.32 | Sim |
| 24.33024 | Com e sem | 184.32 | Sim |
Características
- Gerar o projeto examparquivo com recurso RS-FEC
- Recursos básicos de verificação de pacotes, incluindo contagem de latência de ida e volta
Projeto de Simulação Example
O design IP F-Tile CPRI PHY Intel FPGA example gera um testbench de simulação e simulação files que instancia o núcleo F-Tile CPRI PHY Intel FPGA IP quando você seleciona a opção Simulação.
Figura 6. Diagrama de blocos para taxas de linha de 10.1316, 12.1651 e 24.33024 Gbps (com e sem RS-FEC)
Figura 7. Diagrama de blocos para taxas de linha de 1.228, 2.4576, 3.072, 4.9152, 6.144 e 9.8304 Gbps
Neste projeto example, o simulador de teste fornece funcionalidades básicas, como inicialização e espera por bloqueio, transmissão e recebimento de pacotes.
A execução de teste bem-sucedida exibe a saída confirmando o seguinte comportamento:
- A lógica do cliente redefine o núcleo IP.
- A lógica do cliente aguarda o alinhamento do caminho de dados RX.
- A lógica do cliente transmite hiperframes na interface TX MII e espera que cinco hiperframes sejam recebidos na interface RX MII. Os hiperframes são transmitidos e recebidos na interface MII de acordo com as especificações CPRI v7.0.
Observação: Os projetos CPRI que visam 1.2, 2.4, 3, 4.9, 6.1 e 9.8 Gbps de taxa de linha usam interface 8b/10b e os projetos que visam 10.1, 12.1 e 24.3 Gbps (com e sem RS-FEC) usam interface MII. Este projeto example inclui um contador de ida e volta para contar a latência de ida e volta de TX para RX. - A lógica do cliente lê o valor de latência de ida e volta e verifica o conteúdo e a exatidão dos dados dos hiperquadros no lado RX MII assim que o contador conclui a contagem de latência de ida e volta.
Informações relacionadas
- Especificações CPRI
Projeto de hardware Example
Figura 8. Projeto de Hardware Exampo Diagrama de Blocos
Observação
- Os designs CPRI com taxas de linha CPRI de 2.4/4.9/9.8 Gbps usam interface 8b/10b e todos os outros designs de taxas de linha CPRI usam interface MII.
- Os designs CPRI com taxas de linha CPRI de 2.4/4.9/9.8 Gbps precisam de clock de referência do transceptor de 153.6 MHz e todas as outras taxas de linha CPRI precisam de 184.32 MHz.
O design de hardware de núcleo F-Tile CPRI PHY Intel FPGA IP example inclui os seguintes componentes:
- Núcleo IP F-Tile CPRI PHY Intel FPGA.
- Bloco lógico do cliente de pacote que gera e recebe tráfego.
- Contador de ida e volta.
- IOPLL para gerar sampling clock para lógica de latência determinística dentro do IP e componente contador de ida e volta no testbench.
- Sistema PLL para gerar relógios de sistema para o IP.
- Decodificador de endereço Avalon®-MM para decodificar espaço de endereço de reconfiguração para módulos CPRI, Transceiver e Ethernet durante acessos de reconfiguração.
- Fontes e sondas para confirmar reinicializações e monitorar os relógios e alguns bits de status.
- JTAG controlador que se comunica com o console do sistema. Você se comunica com a lógica do cliente por meio do console do sistema.
Sinais de Interface
Tabela 5. Projeto Exampos sinais de interface
| Sinal | Direção | Descrição |
| ref_clk100MHz | Entrada | Relógio de entrada para acesso CSR em todas as interfaces de reconfiguração. Dirija a 100 MHz. |
| i_clk_ref[0] | Entrada | Relógio de referência para o Sistema PLL. Dirija a 156.25 MHz. |
| i_clk_ref[1] | Entrada | Relógio de referência do transceptor. Dirija em
• 153.6 MHz para taxa de linha CPRI 1.2, 2.4, 3, 4.9, 6.1 e 9.8 Gbps. • 184.32 MHz para taxas de linha CPRI 10.1,12.1 e 24.3 Gbps com e sem RS-FEC. |
| i_rx_serial[n] | Entrada | Dados seriais de entrada PHY do transceptor. |
| o_tx_serial[n] | Saída | Dados seriais de saída PHY do transceptor. |
Projeto Exampos registros
Tabela 6. Projeto Exampos registros
| Número do canal | Endereço Base (Endereço de Byte) | Tipo de registro |
|
0 |
0x00000000 | Registros de reconfiguração CPRI PHY para o canal 0 |
| 0x00100000 | Registros de reconfiguração Ethernet para o canal 0 | |
| 0x00200000 | Registros de reconfiguração do transceptor para o canal 0 | |
|
1(2) |
0x01000000 | Registros de reconfiguração CPRI PHY para o canal 1 |
| 0x01100000 | Registros de reconfiguração Ethernet para o canal 1 | |
| 0x01200000 | Registros de reconfiguração do transceptor para o canal 1 | |
|
2(2) |
0x02000000 | Registros de reconfiguração CPRI PHY para o canal 2 |
| 0x02100000 | Registros de reconfiguração Ethernet para o canal 2 | |
| 0x02200000 | Registros de reconfiguração do transceptor para o canal 2 | |
| continuou… | ||
| Número do canal | Endereço Base (Endereço de Byte) | Tipo de registro |
|
3(2) |
0x03000000 | Registros de reconfiguração CPRI PHY para o canal 3 |
| 0x03100000 | Registros de reconfiguração Ethernet para o canal 3 | |
| 0x03200000 | Registros de reconfiguração do transceptor para o canal 3 |
Esses registros são reservados se o canal não for usado.
F-Tile CPRI PHY Intel FPGA IP Design ExampArquivos do Guia do Usuário
Se uma versão de núcleo de IP não estiver listada, aplica-se o guia do usuário da versão de núcleo de IP anterior.
| Versão Intel Quartus Prime | Versão do núcleo IP | Guia do usuário |
| 21.2 | 2.0.0 | F-Tile CPRI PHY Intel FPGA IP Design Example Guia do usuário |
Histórico de revisão de documentos para F-Tile CPRI PHY Intel FPGA IP Design Example Guia do usuário
| Versão do documento | Versão Intel Quartus Prime | Versão IP | Mudanças |
| 2021.10.04 | 21.3 | 3.0.0 |
|
| 2021.06.21 | 21.2 | 2.0.0 | Lançamento inicial. |
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Documentos / Recursos
 |
Intel F-Tile CPRI PHY FPGA IP Design Example [pdf] Guia do Usuário F-Tile CPRI PHY FPGA IP Design Example, PHY FPGA IP Design Example, F-Tile CPRI IP Design Example, IP Design Examparquivo, Design IP |
