intel F-Tile CPRI PHY FPGA IP Design Example

Gid Quick Start

F-Tile CPRI PHY Intel® FPGA IP nwayo a bay yon tès simulation ak konsepsyon pyès ki nan konpitè ansyenample ki sipòte konpilasyon ak tès pyès ki nan konpitè. Lè ou jenere konsepsyon an example, editè paramèt otomatikman kreye a files nesesè pou simule, konpile, ak tès konsepsyon an nan pyès ki nan konpitè.
Intel bay tou yon ansyen konpilasyon sèlmanample pwojè ke ou ka itilize pou byen vit estime IP nwayo zòn ak distribisyon.
F-Tile CPRI PHY Intel FPGA IP nwayo a bay kapasite pou jenere konsepsyon ansyenamples pou tout konbinezon sipòte kantite chanèl CPRI ak pousantaj bit liy CPRI. Bann tès la ak konsepsyon ansyenampLi sipòte plizyè konbinezon paramèt nan nwayo IP F-Tile CPRI PHY Intel FPGA.

Figi 1. Etap Devlopman pou Konsepsyon Egzample

Enfòmasyon ki gen rapò

• F-Tile CPRI PHY Intel FPGA IP Itilizatè Gid
  • Pou enfòmasyon detaye sou F-mosaïque CPRI PHY IP.
• F-Tile CPRI PHY Intel FPGA IP Release Nòt
  • IP Release Notes lis IP chanjman nan yon lage patikilye.

Kondisyon pyès ki nan konpitè ak lojisyèl

Pou teste ansyen anample konsepsyon, sèvi ak pyès ki nan konpitè ak lojisyèl sa yo:

• Lojisyèl Intel Quartus® Prime Pro Edition
• Sistèm konsole
• Similatè sipòte:
  • Synopsys* VCS*
  • Synopsys VCS MX
  • Siemens* EDA ModelSim* SE oswa Questa*— Questa-Intel FPGA Edition

Jenere konsepsyon an

Figi 2. Pwosedi

Figi 3. Egzample Design Tab nan Editè Paramèt IP

Pou kreye yon pwojè Intel Quartus Prime Pro Edition:

1. Nan Intel Quartus Prime Pro Edition, klike sou File ➤ Nouvo Project Wizard pou kreye yon nouvo pwojè Quartus Prime, oswa File ➤ Louvri Pwojè pou louvri yon pwojè Intel Quartus Prime ki egziste deja. Sòsye an mande w pou presize yon aparèy.
2. Espesifye fanmi aparèy Agilex (seri I) epi chwazi yon aparèy ki satisfè tout kondisyon sa yo:
   • Mozayik transceiver se mozayik F
   • Klas vitès transceiver la se -1 oswa -2
   • Nòt vitès debaz se -1 oswa -2 oswa -3
3. Klike sou Fini.

Swiv etap sa yo pou jenere konsepsyon pyès ki nan konpitè F-Tile CPRI PHY Intel FPGA IP ansyenample ak testbench:

1. Nan Katalòg IP, lokalize epi chwazi F-Tile CPRI PHY Intel FPGA IP. Fenèt New IP Varyasyon an parèt.
2. Espesifye yon non wo nivo pou varyasyon IP koutim ou. Editè paramèt la sove paramèt varyasyon IP yo nan yon file non .ip.
3. Klike sou OK. Editè paramèt la parèt.
4. Sou tab la IP, presize paramèt yo pou varyasyon debaz IP ou a.
5. Sou Example Design tab, anba Example Design Files, chwazi Simulation opsyon pou générer testbench ak pwojè konpilasyon sèlman. Chwazi opsyon Sentèz la pou jenere konsepsyon pyès ki nan konpitè eksample. Ou dwe chwazi omwen youn nan opsyon Simulation ak Sentèz pou jenere konsepsyon ansyen anample.
6. Sou Example Design tab, anba Generated HDL Format, chwazi Verilog HDL oswa VHDL. Si w chwazi VHDL, ou dwe simulation banc tès la ak yon similatè lang melanje. Aparèy la anba tès nan ansyen_ anyè se yon modèl VHDL, men tès prensipal la file se yon sistèm Verilog file.
7. Klike sou Jenere Example bouton Design. Chwazi Example Design Directory fenèt parèt.
8. Si ou vle modifye konsepsyon an eksampChemen anyè chiyè a oswa non soti nan default yo parèt (cpriphy_ftile_0_example_design), browse nan nouvo chemen an epi tape nouvo konsepsyon ansyen anampnon anyè le (ample_dir>).

Estrikti Anyè

F-Tile CPRI PHY Intel FPGA IP konsepsyon nwayo example file Anyè yo genyen sa ki annapre yo pwodwi files pou desen an example.

Figi 4. Estrikti Anyè Egzanp Jenereample Design

Tablo 1. Bann tès File Deskripsyon

File Non	Deskripsyon
Kle tès banc ak simulation Files
<design_example_dir>/ example_testbench/basic_avl_tb_top.sv	Bann tès tèt nivo file. Bann tès la enstansye wrapper DUT la epi kouri travay Verilog HDL pou jenere ak aksepte pake.
<design_example_dir>/ example_testbench/ cpriphy_ftile_wrapper.sv	Anbalaj DUT ki enstansye DUT ak lòt konpozan testbench.
Testbench Scripts(1)
<design_example_dir>/ example_testbench/run_vsim.do	Siemens EDA ModelSim SE oswa Questa oswa Questa-Intel FPGA edisyon script la pou kouri testbench la.
<design_example_dir>/ example_testbench/run_vcs.sh	Script Synopsys VCS pou kouri tès banc la.
<design_example_dir>/ example_testbench/run_vcsmx.sh	Script Synopsys VCS MX (konbine Verilog HDL ak SystemVerilog ak VHDL) pou kouri tèsbanch la.

Inyore nenpòt lòt script similatè nan laample_dir>/example_testbench/ folder.

Tablo 2. Konsepsyon pyès ki nan konpitè Egzample File Deskripsyon

File Non	Deskripsyon
<design_example_dir>/hardware_test_design/cpriphy_ftile_hw.qpf	Pwojè Intel Quartus Prime file.
<design_example_dir>/hardware_test_design/cpriphy_ftile_hw.qsf	Anviwònman pwojè Intel Quartus Prime file.
<design_example_dir>/hardware_test_design/cpriphy_ftile_hw.sdc	Synopsys Konstriksyon Konstriksyon files. Ou ka kopye ak modifye sa yo files pou pwòp konsepsyon Intel Agilex™ ou.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v	Top-nivo Verilog HDL konsepsyon ansyenample file.
<design_example_dir>/hardware_test_design/cpriphy_ftile_wrapper.sv	Anbalaj DUT ki enstansye DUT ak lòt konpozan testbench.
<design_example_dir>/hardware_test_design/hwtest_sl/main_script.tcl	Prensipal file pou jwenn aksè nan System Console.

Simulation Ex la Designample Testbench

Figi 5. Pwosedi

Swiv etap sa yo pou simule banc tès la:

1. Nan èd memwa lòd la, chanje nan anyè simulation testbench laample_dir>/example_testbench. cd /egzample_testbench
2. Kouri quartus_tlg sou pwojè ki te pwodwi a file: quartus_tlg cpriphy_ftile_hw
3. Kouri ip-setup-simulation: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
4. Kouri script simulation pou similatè sipòte ou chwazi a. Script la konpile ak kouri tès la nan similatè a. Gade nan tablo Etap pou Simulation Banch tès la.
5. Analize rezilta yo. Bann tès ki gen siksè te resevwa senk hyperframes, epi li montre "PASSED".

Tablo 3. Etap pou Simile Testbench la nan Synopsys VCS* Similatè

Similatè	Enstriksyon yo
VCS	Nan liy lòd la, tape:
	sh run_vcs.sh
kontinye…

Similatè	Enstriksyon yo
VCS MX	Nan liy lòd la, tape:
	sh run_vcsmx.sh
ModelSim SE oswa Questa oswa Questa-Intel FPGA edisyon	Nan liy lòd la, tape:
	vsim -do run_vsim.do
	Si ou prefere simulation san yo pa pote entèfas la, tape:
	vsim -c -do run_vsim.do

Sa ki annapre yo samppwodiksyon an montre yon tès simulation siksè kouri pou 24.33024 Gbps ak 4 chanèl CPRI:

Konpile Pwojè Konpilasyon-Sèlman

Pou konpile konpilasyon-sèlman ansyen anamppwojè a, swiv etap sa yo:

1. Asire konsepsyon konpilasyon eksampjenerasyon an fini.
2. Nan lojisyèl Intel Quartus Prime Pro Edition, louvri pwojè Intel Quartus Prime Pro Editionample_dir>/compilation_test_design/cpriphy_ftile.qpf.
3. Nan meni an Pwosesis, klike sou Kòmanse Konpilasyon.
4. Apre konpilasyon siksè, rapò sou distribisyon ak itilizasyon resous yo disponib nan sesyon Intel Quartus Prime Pro Edition ou a.

Enfòmasyon ki gen rapò
Koule konsepsyon ki baze sou blòk

Konpile ak konfigirasyon konsepsyon Example nan Materyèl

Pou konpile konsepsyon pyès ki nan konpitè example epi konfigirasyon li sou aparèy Intel Agilex ou a, swiv etap sa yo:

1. Asire ke konsepsyon pyès ki nan konpitè ansyenampjenerasyon an fini.
2. Nan lojisyèl Intel Quartus Prime Pro Edition, louvri pwojè Intel Quartus Primeample_dir>/hardware_test_design/cpriphy_ftile_hw.qpf.
3. Edit .qsf la file pou asiyen broch ki baze sou pyès ki nan konpitè ou.
4. Nan meni an Pwosesis, klike sou Kòmanse Konpilasyon.
5. Apre konpilasyon siksè, yon .sof file ki disponib nanample_dir>/hardware_test_design/output_fileanyè a.

Swiv etap sa yo pou pwograme konsepsyon pyès ki nan konpitè eksampsou aparèy Intel Agilex la:

• Konekte Twous Devlopman Entegrite Siyal Transceiver Intel Agilex I-series ak òdinatè lame a.
  Remak: Twous devlopman an prepwograme ak frekans revèy kòrèk yo pa default. Ou pa bezwen sèvi ak aplikasyon Clock Control pou mete frekans yo.
• Nan meni an Zouti, klike sou Pwogramè.
• Nan pwogramè a, klike sou Enstalasyon Materyèl.
• Chwazi yon aparèy pwogramasyon.
• Asire w ke Mode mete sou JTAG.
• Chwazi aparèy Intel Agilex la epi klike sou Ajoute Aparèy. Pwogramè a montre yon dyagram blòk koneksyon ki genyen ant aparèy yo sou tablo w la.
• Nan ranje ki gen .sof ou a, tcheke kaz pou .sof la.
• Tcheke kare ki nan kolòn Pwogram/Konfigure.
• Klike sou Kòmanse.

Enfòmasyon ki gen rapò

• Koule konsepsyon ki baze sou blòk
• Pwogramasyon Intel FPGA Aparèy
• Analize ak debogaj desen ak konsole sistèm

Tès konsepsyon pyès ki nan konpitè Example

Apre ou fin konpile F-Tile CPRI PHY Intel FPGA IP konsepsyon nwayo example epi konfigirasyon li sou aparèy Intel Agilex ou a, ou ka itilize System Console pou pwograme nwayo IP la ak rejis nwayo PHY IP li yo.
Pou vire sou System Console epi teste konsepsyon pyès ki nan konpitè eksample, swiv etap sa yo:

1. Apre konsepsyon pyès ki nan konpitè example konfigirasyon sou aparèy Intel Agilex la, nan lojisyèl Intel Quartus Prime Pro Edition, nan meni Zouti, klike sou Zouti Debogaj Sistèm ➤ System Console.
2. Nan fenèt Tcl Console, tape cd hwtest pou chanje anyèample_dir>/hardware_test_design/hwtest_sl.
3. Tape sous main_script.tcl pou louvri yon koneksyon ak JTAG metrize epi kòmanse tès la.

Design Example Deskripsyon

Konsepsyon an ansyenample demontre fonksyonalite debaz F-Tile CPRI PHY Intel FPGA IP nwayo a. Ou ka jenere konsepsyon an soti nan Ex laample Design tab nan editè paramèt F-Tile CPRI PHY Intel FPGA IP.
Pou jenere desen an example, ou dwe premye mete valè yo paramèt pou varyasyon debaz IP ou gen entansyon jenere nan pwodwi fen ou a. Ou ka chwazi jenere desen an ansyenample avèk oswa san karakteristik RS-FEC la. Karakteristik RS-FEC a disponib ak 10.1376, 12.1651 ak 24.33024 Gbps CPRI liy bit pousantaj.
Tablo 4. F-Tile CPRI PHY Intel FPGA IP Core Feature Matrix

To Bit Liy CPRI (Gbps)	Sipò RS-FEC	Revèy Referans (MHz)	Sipò Latansi Detèminist
1.2288	Non	153.6	Wi
2.4576	Non	153.6	Wi
3.072	Non	153.6	Wi
4.9152	Non	153.6	Wi
6.144	Non	153.6	Wi
9.8304	Non	153.6	Wi
10.1376	Avèk ak San yo	184.32	Wi
12.1651	Avèk ak San yo	184.32	Wi
24.33024	Avèk ak San yo	184.32	Wi

Karakteristik

• Jenere konsepsyon an eksample ak karakteristik RS-FEC
• Kapasite debaz pou tcheke pake ki gen ladan konte latansi vwayaj ale

Konsepsyon simulation Egzample

F-Tile CPRI PHY Intel FPGA IP konsepsyon eksample jenere yon banc tès simulation ak simulation files ki enstansye F-Tile CPRI PHY Intel FPGA IP nwayo a lè ou chwazi opsyon nan Simulation.

Figi 6. Dyagram blòk pou 10.1316, 12.1651, ak 24.33024 Gbps (avèk ak san RS-FEC) Pousantaj Liy

Figi 7. Dyagram blòk pou 1.228, 2.4576, 3.072, 4.9152, 6.144, ak 9.8304 Gbps Liy To

Nan konsepsyon sa a example, testbench la simulation bay fonksyonalite debaz tankou demaraj epi tann pou fèmen, transmèt ak resevwa pake.
Siksè tès la montre pwodiksyon ki konfime konpòtman sa a:

1. Lojik kliyan an retabli nwayo IP la.
2. Lojik kliyan an ap tann aliyman RX datapath.
3. Lojik kliyan an transmèt hyperframes sou koòdone TX MII la epi tann senk hyperframes yo resevwa sou koòdone RX MII. Hyperframes yo transmèt ak resevwa sou koòdone MII dapre espesifikasyon yo CPRI v7.0.
   Nòt: Desen CPRI ki vize 1.2, 2.4, 3, 4.9, 6.1, ak 9.8 Gbps to liy itilize koòdone 8b/10b ak desen ki vize 10.1, 12.1 ak 24.3 Gbps (avèk ak san RS-FEC) itilize koòdone MII. Sa a konsepsyon ansyenample gen ladann yon kontwa vwayaj wonn pou konte latansi vwayaj ale nan TX a RX.
4. Lojik kliyan an li valè latansi ale nan vwayaj la epi tcheke kontni an ak kòrèkteman nan done hyperframes yo sou bò RX MII yon fwa kontwa a konplete konte latansi vwayaj la.

Enfòmasyon ki gen rapò

• Espesifikasyon CPRI

Konsepsyon Materyèl Example

Figi 8. Konsepsyon pyès ki nan konpitè Egzample Blòk Dyagram

 

Remak

1. Desen CPRI yo ak pousantaj liy CPRI 2.4/4.9/9.8 Gbps itilize koòdone 8b/10b ak tout lòt konsepsyon pousantaj liy CPRI yo itilize koòdone MII.
2. Desen CPRI yo ak pousantaj liy CPRI 2.4/4.9/9.8 Gbps bezwen revèy referans transceiver 153.6 MHz ak tout lòt pousantaj liy CPRI bezwen 184.32 MHz.

F-Tile CPRI PHY Intel FPGA IP debaz konsepsyon pyès ki nan konpitè ansyenample gen ladan eleman sa yo:

• F-Tile CPRI PHY Intel FPGA IP nwayo.
• Pake kliyan lojik blòk ki jenere ak resevwa trafik.
• Kontwa vwayaj wonn.
• IOPLL pou jenere sampling revèy pou lojik latansi detèminist andedan IP a, ak eleman vann wonn vann nan testbench.
• Sistèm PLL pou jenere revèy sistèm pou IP la.
• Avalon®-MM dekodeur adrès pou dekode espas adrès reconfiguration pou CPRI, Transceiver, ak modil Ethernet pandan aksè reconfiguration.
• Sous ak sond pou revandike reset ak kontwole revèy yo ak kèk estati Bits.
• JTAG kontwolè ki kominike avèk System Console. Ou kominike ak lojik kliyan an atravè System Console.

Siyal koòdone

Tablo 5. Konsepsyon Egzample Siyal Entèfas

Siyal	Direksyon	Deskripsyon
ref_clk100MHz	Antre	Antre revèy pou aksè CSR sou tout koòdone rekonfigirasyon yo. Kondwi nan 100 MHz.
i_clk_ref[0]	Antre	Referans revèy pou System PLL. Kondwi nan 156.25 MHz.
i_clk_ref[1]	Antre	Revèy referans transceiver. Kondwi nan • 153.6 MHz pou pousantaj liy CPRI 1.2, 2.4, 3, 4.9, 6.1, ak 9.8 Gbps. • 184.32 MHz pou pousantaj liy CPRI 10.1,12.1, 24.3, ak XNUMX Gbps avèk ak san RS-FEC.
i_rx_serial[n]	Antre	Transceiver PHY antre done seri.
o_tx_serial[n]	Sòti	Transceiver PHY pwodiksyon done seri.

Design Example Registers

Tablo 6. Konsepsyon Egzample Registers

Nimewo Chèn	Adrès Debaz (Adrès Byte)	Kalite Enskri
0	0x00000000	Rekonfigurasyon CPRI PHY anrejistre pou Channel 0
	0x00100000	Rekonfigurasyon Ethernet anrejistre pou Channel 0
	0x00200000	Rekonfigurasyon Transceiver anrejistre pou Chèn 0
1(2)	0x01000000	Rekonfigurasyon CPRI PHY anrejistre pou Channel 1
	0x01100000	Rekonfigurasyon Ethernet anrejistre pou Channel 1
	0x01200000	Rekonfigurasyon Transceiver anrejistre pou Chèn 1
2(2)	0x02000000	Rekonfigurasyon CPRI PHY anrejistre pou Channel 2
	0x02100000	Rekonfigurasyon Ethernet anrejistre pou Channel 2
	0x02200000	Rekonfigurasyon Transceiver anrejistre pou Chèn 2
kontinye…

Nimewo Chèn	Adrès Debaz (Adrès Byte)	Kalite Enskri
3(2)	0x03000000	Rekonfigurasyon CPRI PHY anrejistre pou Channel 3
	0x03100000	Rekonfigurasyon Ethernet anrejistre pou Channel 3
	0x03200000	Rekonfigurasyon Transceiver anrejistre pou Chèn 3

Rejis sa yo rezève si kanal la pa itilize.

F-Tile CPRI PHY Intel FPGA IP Design Example Achiv Gid Itilizatè yo

Si yon vèsyon debaz IP pa nan lis la, gid itilizatè a pou vèsyon debaz IP anvan an aplike.

Intel Quartus Prime Version	IP Core Version	Gid itilizatè
21.2	2.0.0	F-Tile CPRI PHY Intel FPGA IP Design Example Gid itilizatè

Istwa revizyon dokiman pou F-Tile CPRI PHY Intel FPGA IP Design Example Gid itilizatè

Vèsyon dokiman an	Intel Quartus Prime Version	IP Version	Chanjman
2021.10.04	21.3	3.0.0	Te ajoute sipò pou nouvo simulateur nan seksyon: Kondisyon pyès ki nan konpitè ak lojisyèl. Mizajou etap nan seksyon: Simulation Ex la Designample Testbench. Mete ajou seksyon sa yo ak nouvo enfòmasyon sou tarif liy yo: Design Example Deskripsyon Konsepsyon simulation Egzample Siyal koòdone Mete ajou adrès la nan seksyon: Design Example Registers.
2021.06.21	21.2	2.0.0	Premye lage.

Intel Corporation. Tout dwa rezève. Intel, logo Intel ak lòt mak Intel yo se mak komèsyal Intel Corporation oswa filiales li yo. Intel garanti pèfòmans pwodwi FPGA ak semi-conducteurs li yo selon espesifikasyon aktyèl yo an akò ak garanti estanda Intel a, men li rezève dwa pou fè chanjman nan nenpòt pwodwi ak sèvis nenpòt ki lè san avètisman. Intel pa asime okenn responsablite oswa responsablite ki soti nan aplikasyon an oswa itilizasyon nenpòt enfòmasyon, pwodwi oswa sèvis ki dekri la a eksepte si Intel te dakò ekspreseman alekri. Yo konseye kliyan Intel yo pou yo jwenn dènye vèsyon espesifikasyon aparèy yo anvan yo konte sou nenpòt enfòmasyon ki pibliye epi anvan yo pase lòd pou pwodwi oswa sèvis yo.
*Yo ka reklame lòt non ak mak kòm pwopriyete lòt moun.

Dokiman / Resous

intel F-Tile CPRI PHY FPGA IP Design Example [pdfGid Itilizatè F-Tile CPRI PHY FPGA IP Design Example, PHY FPGA IP Design Example, F-Tile CPRI IP Design Example, IP Design Example, IP Design

Referans

• Manyèl itilizatè