intel F-Tile CPRI PHY FPGA IP Design Example

Gyors üzembe helyezési útmutató

Az F-Tile CPRI PHY Intel® FPGA IP mag szimulációs tesztpadot és hardvertervezést biztosítample, amely támogatja a fordítást és a hardver tesztelését. Amikor létrehozza a tervet, plample, a paraméterszerkesztő automatikusan létrehozza a files szükséges a tervezés szimulálásához, fordításához és hardveres teszteléséhez.
Az Intel egy csak összeállításra alkalmas example projekt, amellyel gyorsan megbecsülheti az IP-mag területét és időzítését.
Az F-Tile CPRI PHY Intel FPGA IP mag lehetővé teszi a tervezés létrehozását, plamples a CPRI csatornák számának és a CPRI vonal bitsebességének összes támogatott kombinációjához. A próbapad és a tervezés plample támogatja az F-Tile CPRI PHY Intel FPGA IP mag számos paraméterkombinációját.

1. ábra Fejlesztési lépések a Design Example

Kapcsolódó információk

• F-Tile CPRI PHY Intel FPGA IP felhasználói kézikönyv
  • Részletes információk az F-tile CPRI PHY IP-ről.
• F-Tile CPRI PHY Intel FPGA IP kiadási megjegyzések
  • Az IP-kiadási megjegyzések egy adott kiadás IP-változtatásait listázzák.

Hardver- és szoftverkövetelmények

Az ex teszteléséreamptervezésénél használja a következő hardvert és szoftvert:

• Intel Quartus® Prime Pro Edition szoftver
• Rendszerkonzol
• Támogatott szimulátorok:
  • Szinopszia* VCS*
  • Szinopszia VCS MX
  • Siemens* EDA ModelSim* SE vagy Questa* – Questa-Intel FPGA Edition

A terv létrehozása

2. ábra Eljárás

3. ábra Plample Design fül az IP-paraméterszerkesztőben

Intel Quartus Prime Pro Edition projekt létrehozása:

1. Az Intel Quartus Prime Pro Edition programban kattintson a gombra File ➤ Új projekt varázsló új Quartus Prime projekt létrehozásához, vagy File ➤ Nyissa meg a Projektet egy meglévő Intel Quartus Prime projekt megnyitásához. A varázsló kéri, hogy adjon meg egy eszközt.
2. Adja meg az Agilex (I-sorozat) eszközcsaládot, és válasszon egy olyan eszközt, amely megfelel az összes alábbi követelménynek:
   • Az adó-vevő csempe F-csempe
   • Az adó-vevő sebességfokozata -1 vagy -2
   • A magsebesség fokozata -1 vagy -2 vagy -3
3. Kattintson a Befejezés gombra.

Kövesse ezeket a lépéseket az F-Tile CPRI PHY Intel FPGA IP hardverterv, plample és tesztpad:

1. Az IP-katalógusban keresse meg és válassza ki az F-Tile CPRI PHY Intel FPGA IP-t. Megjelenik az Új IP-változat ablak.
2. Adjon meg egy legfelső szintű nevet az Ön egyéni IP-változatához. A paraméterszerkesztő elmenti az IP-változat beállításait a file nevezett .ip.
3. Kattintson az OK gombra. Megjelenik a paraméterszerkesztő.
4. Az IP lapon adja meg az IP-magváltozat paramétereit.
5. Az Example Tervezés lapon, a Plample Design Files, válassza a Szimuláció lehetőséget a tesztpad és a csak fordítási projekt létrehozásához. Válassza a Szintézis lehetőséget a hardverterv létrehozásához, plample. A terv létrehozásához ki kell választania legalább egyet a Szimuláció és a Szintézis opciók közülample.
6. Az Example Tervezés lap Generált HDL formátum alatt válassza a Verilog HDL vagy VHDL lehetőséget. Ha a VHDL-t választja, szimulálnia kell a tesztpadot egy vegyes nyelvű szimulátorral. A tesztelés alatt álló eszköz az ex_ könyvtár egy VHDL modell, de a fő tesztpad file egy System Verilog file.
7. Kattintson a Generate Example Design gomb. A Select ExampMegjelenik a Design Directory ablak.
8. Ha módosítani szeretné a tervezést, plample könyvtár elérési útja vagy neve a megjelenített alapértelmezett értékekből (cpriphy_ftile_0_example_design), tallózzon az új elérési útra, és írja be az új designt, plample könyvtárnév (ample_dir>).

Címtárstruktúra

Az F-Tile CPRI PHY Intel FPGA IP mag dizájn example file könyvtárak tartalmazzák a következő generált files a tervezéshez plample.

4. ábra: A generált példa címtárstruktúrájaample Design

1. táblázat. Tesztpad File Leírások

File Nevek	Leírás
Key Testbench és szimuláció Files
<design_example_dir>/ plample_testbench/basic_avl_tb_top.sv	Csúcsszintű próbapad file. A tesztpad példányosítja a DUT-burkolót, és Verilog HDL-feladatokat futtat a csomagok generálásához és elfogadásához.
<design_example_dir>/ plample_testbench/cpriphy_ftile_wrapper.sv	DUT burkoló, amely példányosítja a DUT-t és más tesztpadi alkatrészeket.
Testbench szkriptek (1)
<design_example_dir>/ plample_testbench/run_vsim.do	A Siemens EDA ModelSim SE vagy Questa vagy Questa-Intel FPGA Edition szkript a tesztpad futtatásához.
<design_example_dir>/ plample_testbench/run_vcs.sh	A Synopsys VCS szkript a tesztpad futtatásához.
<design_example_dir>/ plample_testbench/run_vcsmx.sh	A Synopsys VCS MX szkript (a Verilog HDL és a SystemVerilog VHDL-lel kombinálva) a tesztpad futtatásához.

Figyelmen kívül hagyja a többi szimulátor szkriptet aample_dir>/example_testbench/ mappa.

2. táblázat: Hardver tervezés Plample File Leírások

File Nevek	Leírások
<design_example_dir>/hardware_test_design/cpriphy_ftile_hw.qpf	Intel Quartus Prime projekt file.
<design_example_dir>/hardware_test_design/cpriphy_ftile_hw.qsf	Intel Quartus Prime projektbeállítások file.
<design_example_dir>/hardware_test_design/cpriphy_ftile_hw.sdc	A Synopsys tervezési korlátai files. Ezeket másolhatja és módosíthatja files saját Intel Agilex™ dizájnjához.
<design_example_dir>/hardware_test_design/cpriphy_ftile_hw.v	Csúcsszintű Verilog HDL design plample file.
<design_example_dir>/hardware_test_design/cpriphy_ftile_wrapper.sv	DUT burkoló, amely példányosítja a DUT-t és más tesztpadi alkatrészeket.
<design_example_dir>/hardware_test_design/hwtest_sl/main_script.tcl	Fő file a System Console eléréséhez.

A tervezés szimulációja plample Testbench

5. ábra Eljárás

Kövesse az alábbi lépéseket a tesztpad szimulálásához:

1. A parancssorban váltson át a testbench szimulációs könyvtárraample_dir>/example_testbench. CD /voltample_testbench
2. Futtassa a quartus_tlg parancsot a generált projekten file: quartus_tlg cpriphy_ftile_hw
3. Az ip-setup-simulation futtatása: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
4. Futtassa a szimulációs szkriptet a választott támogatott szimulátorhoz. A szkript lefordítja és futtatja a tesztpadot a szimulátorban. Tekintse meg a Tesztpad szimulációjának lépései táblázatot.
5. Elemezze az eredményeket. A sikeres tesztpad öt hyperframe-et kapott, és a „PASSED” felirat jelenik meg.

3. táblázat: A tesztpad szimulációjának lépései a Synopsys VCS* szimulátorban

Szimulátor	Utasítás
VCS	A parancssorba írja be:
	sh run_vcs.sh
folytatás…

Szimulátor	Utasítás
VCS MX	A parancssorba írja be:
	sh run_vcsmx.sh
ModelSim SE vagy Questa vagy Questa-Intel FPGA Edition	A parancssorba írja be:
	vsim -do run_vsim.do
	Ha inkább szimulálni szeretne a grafikus felhasználói felület előhívása nélkül, írja be:
	vsim -c -do run_vsim.do

A következő sampA le kimenet egy sikeres szimulációs tesztet szemléltet 24.33024 Gbps-on 4 CPRI csatornával:

A Csak összeállításra vonatkozó projekt összeállítása

A csak összeállítás összeállításához plampprojektet, kövesse az alábbi lépéseket:

1. Biztosítsa az összeállítás tervezését plample generációja befejeződött.
2. Az Intel Quartus Prime Pro Edition szoftverben nyissa meg az Intel Quartus Prime Pro Edition projektetample_dir>/compilation_test_design/cpriphy_ftile.qpf.
3. A Feldolgozás menüben kattintson a Fordítás indítása parancsra.
4. A sikeres összeállítás után az időzítésre és az erőforrás-felhasználásra vonatkozó jelentések elérhetők az Intel Quartus Prime Pro Edition munkamenetben.

Kapcsolódó információk
Blokkalapú tervezési folyamatok

A Design Ex. összeállítása és konfigurálásaample a Hardverben

A hardverterv összeállításához plample és konfigurálja azt Intel Agilex eszközén, kövesse az alábbi lépéseket:

1. Biztosítsa a hardver tervezését, plample generációja befejeződött.
2. Az Intel Quartus Prime Pro Edition szoftverben nyissa meg az Intel Quartus Prime projektetample_dir>/hardware_test_design/cpriphy_ftile_hw.qpf.
3. Szerkessze a .qsf fájlt file csapok hozzárendeléséhez a hardver alapján.
4. A Feldolgozás menüben kattintson a Fordítás indítása parancsra.
5. Sikeres összeállítás után egy .sof file ben kaphatóample_dir>/hardware_test_design/output_files könyvtárát.

Kövesse ezeket a lépéseket a hardverterv programozásához, plample az Intel Agilex eszközön:

• Csatlakoztassa az Intel Agilex I-sorozatú adó-vevő jelintegritás fejlesztőkészletét a gazdagéphez.
  Megjegyzés: A fejlesztőkészlet alapértelmezés szerint a megfelelő órajel-frekvenciákkal van beprogramozva. Nem kell a Clock Control alkalmazást használnia a frekvenciák beállításához.
• Az Eszközök menüben kattintson a Programozó elemre.
• A Programozóban kattintson a Hardverbeállítás elemre.
• Válasszon ki egy programozó eszközt.
• Győződjön meg arról, hogy a Mód beállítása JTAG.
• Válassza ki az Intel Agilex eszközt, és kattintson az Eszköz hozzáadása gombra. A programozó megjeleníti a kártyán lévő eszközök közötti kapcsolatok blokkvázlatát.
• A .sof sorban jelölje be a .sof jelölőnégyzetet.
• Jelölje be a jelölőnégyzetet a Program/Configure oszlopban.
• Kattintson a Start gombra.

Kapcsolódó információk

• Blokkalapú tervezési folyamatok
• Intel FPGA eszközök programozása
• Tervek elemzése és hibakeresése System Console segítségével

A hardvertervezés tesztelése plample

Miután összeállította az F-Tile CPRI PHY Intel FPGA IP magtervezést, plample és konfigurálja az Intel Agilex eszközén, a System Console segítségével programozhatja az IP magot és annak PHY IP magregisztereit.
A rendszerkonzol bekapcsolásához és a hardvertervezés teszteléséhez plample, kövesse az alábbi lépéseket:

1. A hardvertervezés után plample van konfigurálva az Intel Agilex eszközön, az Intel Quartus Prime Pro Edition szoftver Eszközök menüjében kattintson a Rendszerhibakereső eszközök ➤ Rendszerkonzol elemre.
2. A Tcl-konzol panelen írja be a cd hwtest parancsot a könyvtár módosításáhozample_dir>/hardware_test_design/hwtest_sl.
3. Írja be a source main_script.tcl parancsot, hogy kapcsolatot hozzon létre a JTAG mester, és indítsa el a tesztet.

Tervezés plample Leírás

A design plampA le bemutatja az F-Tile CPRI PHY Intel FPGA IP mag alapvető funkcióit. A tervet az Example Design fül az F-Tile CPRI PHY Intel FPGA IP paraméterszerkesztőben.
A terv elkészítéséhez plample, először be kell állítania a végtermékben generálni kívánt IP-magváltozat paraméterértékeit. Dönthet úgy, hogy létrehozza a tervezést, plample RS-FEC funkcióval vagy anélkül. Az RS-FEC funkció 10.1376, 12.1651 és 24.33024 Gbps CPRI vonali bitsebességgel érhető el.
4. táblázat: F-Tile CPRI PHY Intel FPGA IP Core Feature Matrix

CPRI vonal bitsebesség (Gbps)	RS-FEC támogatás	Referencia óra (MHz)	Determinisztikus késleltetési támogatás
1.2288	Nem	153.6	Igen
2.4576	Nem	153.6	Igen
3.072	Nem	153.6	Igen
4.9152	Nem	153.6	Igen
6.144	Nem	153.6	Igen
9.8304	Nem	153.6	Igen
10.1376	Vele és Nélkül	184.32	Igen
12.1651	Vele és Nélkül	184.32	Igen
24.33024	Vele és Nélkül	184.32	Igen

Jellemzők

• A terv létrehozása plample RS-FEC funkcióval
• Alapvető csomag-ellenőrzési lehetőségek, beleértve az oda-vissza késés számlálását

Szimulációs tervezés plample

Az F-Tile CPRI PHY Intel FPGA IP design example generál egy szimulációs tesztpadot és szimulációt files, amely példányosítja az F-Tile CPRI PHY Intel FPGA IP magot, amikor kiválasztja a Szimuláció opciót.

6. ábra: Blokkdiagram 10.1316, 12.1651 és 24.33024 Gbps (RS-FEC-vel és anélkül) vonali sebességekhez

7. ábra: blokkdiagram 1.228, 2.4576, 3.072, 4.9152, 6.144 és 9.8304 Gbps vonali sebességhez

Ebben a kivitelben plampLe, a szimulációs tesztpad olyan alapvető funkciókat biztosít, mint az indítás és a zárolásra való várakozás, a csomagok küldése és fogadása.
A sikeres tesztfutás kimenetet jelenít meg, amely megerősíti a következő viselkedést:

1. A kliens logika alaphelyzetbe állítja az IP-magot.
2. A kliens logika várja az RX adatút igazítását.
3. A kliens logika hiperkereteket továbbít a TX MII interfészen, és megvárja öt hiperkeret vételét az RX MII interfészen. A hiperkeretek továbbítása és fogadása MII interfészen történik a CPRI v7.0 specifikációi szerint.
   Jegyzet: Az 1.2, 2.4, 3, 4.9, 6.1 és 9.8 Gbps vonalsebességet célzó CPRI-tervek 8b/10b interfészt használnak, míg a 10.1, 12.1 és 24.3 Gbps-t célzó tervek (RS-FEC-vel és anélkül) MII interfészt használnak. Ez a design plampA le tartalmaz egy oda-vissza számlálót a TX és RX közötti oda-vissza út késleltetésének számlálására.
4. A kliens logika beolvassa az oda-vissza késés értékét, és ellenőrzi a hiperkeretek adatainak tartalmát és helyességét az RX MII oldalon, amint a számláló befejezte az oda-vissza késés számlálását.

Kapcsolódó információk

• CPRI specifikációk

Hardvertervezés plample

8. ábra Hardver tervezés Plample Blokkdiagram

 

Jegyzet

1. A 2.4/4.9/9.8 Gbps CPRI vonalsebességű CPRI-tervek 8b/10b interfészt használnak, az összes többi CPRI-vonalsebesség pedig MII interfészt használ.
2. A 2.4/4.9/9.8 Gbps CPRI vonalsebességgel rendelkező CPRI-terveknek 153.6 MHz-es adó-vevő referencia órajelre van szükségük, az összes többi CPRI-vonalhoz pedig 184.32 MHz-re van szükség.

Az F-Tile CPRI PHY Intel FPGA IP mag hardvertervezés plample a következő összetevőket tartalmazza:

• F-Tile CPRI PHY Intel FPGA IP mag.
• Csomag kliens logikai blokk, amely forgalmat generál és fogad.
• Oda-vissza számláló.
• IOPLL az s generálásáhozampLing óra a determinisztikus késleltetési logikához az IP-n belül, és oda-vissza számláló komponens a tesztpadon.
• System PLL rendszerórák generálásához az IP-hez.
• Avalon®-MM címdekódoló a CPRI, Transceiver és Ethernet modulok újrakonfigurálási címterének dekódolására az újrakonfigurálási hozzáférések során.
• Források és szondák a visszaállítások érvényesítéséhez és az órák és néhány állapotbit figyeléséhez.
• JTAG vezérlő, amely a rendszerkonzollal kommunikál. A rendszerkonzolon keresztül kommunikál az ügyféllogikával.

Interfész jelek

5. táblázat Tervezés plample Interfész jelek

Jel	Irány	Leírás
ref_clk100MHz	Bemenet	Bemeneti óra a CSR hozzáféréshez az összes újrakonfigurációs interfészen. Hajtson 100 MHz-en.
i_clk_ref[0]	Bemenet	Referenciaóra a System PLL-hez. Hajtson 156.25 MHz-en.
i_clk_ref[1]	Bemenet	Adó-vevő referencia óra. Vezess at • 153.6 MHz CPRI vonalsebesség esetén: 1.2, 2.4, 3, 4.9, 6.1 és 9.8 Gbps. • 184.32 MHz a 10.1,12.1, 24.3 és XNUMX Gbps CPRI vonali sebességekhez RS-FEC-vel és anélkül.
i_rx_serial[n]	Bemenet	Adó-vevő PHY bemeneti soros adatok.
o_tx_serial[n]	Kimenet	Adó-vevő PHY kimeneti soros adatok.

Tervezés plample Regiszterek

6. táblázat Tervezés plample Regiszterek

Csatorna száma	Alapcím (byte cím)	Regisztrálás típusa
0	0x00000000	CPRI PHY Újrakonfigurációs regiszterek a 0. csatornához
	0x00100000	Ethernet újrakonfigurálási regiszterek a 0. csatornához
	0x00200000	Adó-vevő újrakonfigurálási regiszterek a 0. csatornához
1(2)	0x01000000	CPRI PHY Újrakonfigurációs regiszterek a 1. csatornához
	0x01100000	Ethernet újrakonfigurálási regiszterek a 1. csatornához
	0x01200000	Adó-vevő újrakonfigurálási regiszterek a 1. csatornához
2(2)	0x02000000	CPRI PHY Újrakonfigurációs regiszterek a 2. csatornához
	0x02100000	Ethernet újrakonfigurálási regiszterek a 2. csatornához
	0x02200000	Adó-vevő újrakonfigurálási regiszterek a 2. csatornához
folytatás…

Csatorna száma	Alapcím (byte cím)	Regisztrálás típusa
3(2)	0x03000000	CPRI PHY Újrakonfigurációs regiszterek a 3. csatornához
	0x03100000	Ethernet újrakonfigurálási regiszterek a 3. csatornához
	0x03200000	Adó-vevő újrakonfigurálási regiszterek a 3. csatornához

Ezek a regiszterek le vannak foglalva, ha a csatornát nem használják.

F-Tile CPRI PHY Intel FPGA IP Design Example Felhasználói kézikönyv Archívum

Ha egy IP-magverzió nem szerepel a listán, akkor az előző IP-magverzió felhasználói útmutatója érvényes.

Intel Quartus Prime verzió	IP Core verzió	Felhasználói kézikönyv
21.2	2.0.0	F-Tile CPRI PHY Intel FPGA IP Design Example Felhasználói kézikönyv

Az F-Tile CPRI PHY dokumentum felülvizsgálati előzményei Intel FPGA IP Design Example Felhasználói kézikönyv

Dokumentum verzió	Intel Quartus Prime verzió	IP verzió	Változások
2021.10.04	21.3	3.0.0	Új szimulátorok támogatása a következő részben: Hardver- és szoftverkövetelmények. Frissített lépések a részben: A tervezés szimulációja plample Testbench. Frissítettük a következő szakaszokat új vonalsebesség-információkkal: Tervezés plample Leírás Szimulációs tervezés plample Interfész jelek Frissítettük a címet a következő részben: Tervezés plample Regiszterek.
2021.06.21	21.2	2.0.0	Kezdeti kiadás.

Intel Corporation. Minden jog fenntartva. Az Intel, az Intel logó és más Intel védjegyek az Intel Corporation vagy leányvállalatai védjegyei. Az Intel szavatolja FPGA és félvezető termékeinek aktuális specifikációi szerinti teljesítményét, az Intel szabványos garanciájával összhangban, de fenntartja a jogot, hogy bármely terméket és szolgáltatást előzetes értesítés nélkül módosítson. Az Intel nem vállal felelősséget az itt leírt információk, termékek vagy szolgáltatások alkalmazásából vagy használatából eredően, kivéve, ha az Intel kifejezetten írásban beleegyezik. Az Intel ügyfeleinek azt tanácsoljuk, hogy szerezzék be az eszközspecifikációk legfrissebb verzióját, mielőtt bármilyen közzétett információra hagyatkoznának, és mielőtt megrendelnék termékeket vagy szolgáltatásokat.
*Más nevek és márkák mások tulajdonát képezhetik.

Dokumentumok / Források

intel F-Tile CPRI PHY FPGA IP Design Example [pdf] Felhasználói útmutató F-Tile CPRI PHY FPGA IP Design Example, PHY FPGA IP Design Example, F-Tile CPRI IP Design Example, IP Design Example, IP Design

Hivatkozások

• Felhasználói kézikönyv