intel F-Tile CPRI PHY FPGA IP Design Eksample
Hurtigstartguide
F-Tile CPRI PHY Intel® FPGA IP-kjernen gir en simuleringstestbenk og maskinvaredesign f.eks.ample som støtter kompilering og maskinvaretesting. Når du genererer designet eksample, oppretter parametereditoren automatisk fileer nødvendig for å simulere, kompilere og teste designet i maskinvare.
Intel tilbyr også et eksampet prosjekt som du kan bruke til å raskt estimere IP-kjerneområde og timing.
F-Tile CPRI PHY Intel FPGA IP-kjernen gir muligheten til å generere design f.eksamples for alle støttede kombinasjoner av antall CPRI-kanaler og CPRI-linjebithastigheter. Testbenken og design eksampLe støtter en rekke parameterkombinasjoner av F-Tile CPRI PHY Intel FPGA IP-kjernen.
Figur 1. Utviklingstrinn for design Eksample
Relatert informasjon
- F-Tile CPRI PHY Intel FPGA IP brukerveiledning
- For detaljert informasjon om F-tile CPRI PHY IP.
- F-Tile CPRI PHY Intel FPGA IP versjonsmerknader
- IP Release Notes viser IP-endringer i en bestemt utgivelse.
Krav til maskinvare og programvare
For å teste eksenampfor design, bruk følgende maskinvare og programvare:
- Intel Quartus® Prime Pro Edition-programvare
- Systemkonsoll
- Støttede simulatorer:
- Synopsys* VCS*
- Synopsys VCS MX
- Siemens* EDA ModelSim* SE eller Questa*— Questa-Intel FPGA Edition
Generering av designet
Figur 2. Fremgangsmåte
Figur 3. Eksampfanen Design i IP Parameter Editor
Slik oppretter du et Intel Quartus Prime Pro Edition-prosjekt:
- I Intel Quartus Prime Pro Edition klikker du File ➤ Ny prosjektveiviser for å opprette et nytt Quartus Prime-prosjekt, eller File ➤ Åpne prosjekt for å åpne et eksisterende Intel Quartus Prime-prosjekt. Veiviseren ber deg spesifisere en enhet.
- Spesifiser enhetsfamilien Agilex (I-serien) og velg en enhet som oppfyller alle disse kravene:
- Transceiver-flis er F-flis
- Transceiver hastighetsgrad er -1 eller -2
- Kjernehastighetsgraden er -1 eller -2 eller -3
- Klikk Fullfør.
Følg disse trinnene for å generere F-Tile CPRI PHY Intel FPGA IP-maskinvaredesign f.eksample og testbenk:
- Finn og velg F-Tile CPRI PHY Intel FPGA IP i IP-katalogen. Vinduet Ny IP-variasjon vises.
- Angi et toppnivånavn for din egendefinerte IP-variant. Parametereditoren lagrer IP-variasjonsinnstillingene i en file navngitt .ip.
- Klikk OK. Parametereditoren vises.
- På IP-fanen angir du parameterne for IP-kjernevarianten.
- På Example Design-fanen, under Eksample Design Files, velg Simulering-alternativet for å generere testbenken og kompileringsprosjektet. Velg alternativet Syntese for å generere maskinvaredesignet, f.eksample. Du må velge minst ett av simulerings- og syntesealternativene for å generere designet f.eksample.
- På ExampI kategorien Design, under Generert HDL-format, velg Verilog HDL eller VHDL. Hvis du velger VHDL, må du simulere testbenken med en blandet språksimulator. Enheten som testes i ex_ katalogen er en VHDL-modell, men den viktigste testbenken file er en System Verilog file.
- Klikk på Generer eksample Design-knappen. Velg ExampLe Design Directory-vinduet vises.
- Hvis du ønsker å endre designet f.eksampkatalogbanen eller navnet fra standardinnstillingene som vises (cpriphy_ftile_0_example_design), bla til den nye banen og skriv inn det nye designet f.eksample katalognavn (ample_dir>).
Katalogstruktur
F-Tile CPRI PHY Intel FPGA IP kjernedesign eksample file kataloger inneholder følgende genererte files for design eksample.
Figur 4. Katalogstruktur for den genererte eksample Design
Tabell 1. Testbenk File Beskrivelser
| File Navn | Beskrivelse |
| Key Testbench og simulering Files | |
| <design_example_dir>/ eksample_testbench/basic_avl_tb_top.sv | Testbenk på toppnivå file. Testbenken instansierer DUT-innpakningen og kjører Verilog HDL-oppgaver for å generere og godta pakker. |
| <design_example_dir>/ eksample_testbench/ cpriphy_ftile_wrapper.sv | DUT-omslag som instansierer DUT og andre testbenkkomponenter. |
| Testbench Scripts (1) | |
| <design_example_dir>/ eksample_testbench/run_vsim.do | Siemens EDA ModelSim SE eller Questa eller Questa-Intel FPGA Edition-skriptet for å kjøre testbenken. |
| <design_example_dir>/ eksample_testbench/run_vcs.sh | Synopsys VCS-skriptet for å kjøre testbenken. |
| <design_example_dir>/ eksample_testbench/run_vcsmx.sh | Synopsys VCS MX-skriptet (kombinert Verilog HDL og SystemVerilog med VHDL) for å kjøre testbenken. |
Ignorer ethvert annet simulatorskript iample_dir>/example_testbench/ mappe.
Tabell 2. Maskinvaredesign Eksample File Beskrivelser
| File Navn | Beskrivelser |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf | Intel Quartus Prime-prosjektet file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf | Intel Quartus Prime-prosjektinnstilling file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc | Synopsys designbegrensninger files. Du kan kopiere og endre disse files for din egen Intel Agilex™-design. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v | Toppnivå Verilog HDL-design eksample file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv | DUT-omslag som instansierer DUT og andre testbenkkomponenter. |
| <design_example_dir>/hardware_test_design/ hwtest_sl/main_script.tcl | Hoved file for å få tilgang til systemkonsollen. |
Simulering av designeksample Testbenk
Figur 5. Fremgangsmåte
Følg disse trinnene for å simulere testbenken:
- Bytt til testbench-simuleringskatalogen ved ledetekstenample_dir>/example_testbench. cd /eksample_testbench
- Kjør quartus_tlg på det genererte prosjektet file: quartus_tlg cpriphy_ftile_hw
- Kjør ip-setup-simulation: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
- Kjør simuleringsskriptet for den støttede simulatoren du ønsker. Skriptet kompilerer og kjører testbenken i simulatoren. Se tabellen Trinn for å simulere testbenken.
- Analyser resultatene. Den vellykkede testbenken mottok fem hyperrammer, og viser "PASSED".
Tabell 3. Trinn for å simulere testbenken i Synopsys VCS* Simulator
| Simulator | Instruksjoner | |
| VCS | På kommandolinjen skriver du inn: | |
| sh run_vcs.sh | ||
| fortsatte... | ||
| Simulator | Instruksjoner | |
| VCS MX | På kommandolinjen skriver du inn: | |
| sh run_vcsmx.sh | ||
| ModelSim SE eller Questa eller Questa-Intel FPGA Edition | På kommandolinjen skriver du inn: | |
| vsim -do run_vsim.do | ||
| Hvis du foretrekker å simulere uten å ta opp GUI, skriv inn: | ||
| vsim -c -do run_vsim.do | ||
Følgende samputgangen illustrerer en vellykket simuleringstestkjøring for 24.33024 Gbps med 4 CPRI-kanaler:
Kompilere det eneste kompileringsprosjektet
For å kompilere eksampfor prosjektet, følg disse trinnene:
- Sørg for kompilasjonsdesign eksampgenerasjonen er fullført.
- Åpne Intel Quartus Prime Pro Edition-prosjektet i Intel Quartus Prime Pro Edition-programvarenample_dir>/compilation_test_design/cpriphy_ftile.qpf.
- Klikk Start kompilering på Behandling-menyen.
- Etter vellykket kompilering er rapporter for timing og ressursutnyttelse tilgjengelig i Intel Quartus Prime Pro Edition-økten.
Relatert informasjon
Blokkbaserte designflyter
Kompilere og konfigurere designeksample i maskinvare
For å kompilere maskinvaredesignet eksample og konfigurer den på din Intel Agilex-enhet, følg disse trinnene:
- Sørg for maskinvaredesign f.eksampgenerasjonen er fullført.
- I Intel Quartus Prime Pro Edition-programvaren åpner du Intel Quartus Prime-prosjektetample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf.
- Rediger .qsf file for å tildele pinner basert på maskinvaren din.
- Klikk Start kompilering på Behandling-menyen.
- Etter vellykket kompilering, en .sof file er tilgjengelig iample_dir>/hardware_test_design/output_files katalog.
Følg disse trinnene for å programmere maskinvaredesignet, f.eksample på Intel Agilex-enheten:
- Koble Intel Agilex I-series Transceiver Signal Integrity Development Kit til vertsdatamaskinen.
Merk: Utviklingssettet er forhåndsprogrammert med de riktige klokkefrekvensene som standard. Du trenger ikke å bruke Klokkekontroll-applikasjonen for å stille inn frekvensene. - Klikk Programmerer på Verktøy-menyen.
- I programmereren klikker du på Maskinvareoppsett.
- Velg en programmeringsenhet.
- Sørg for at Mode er satt til JTAG.
- Velg Intel Agilex-enheten og klikk på Legg til enhet. Programmereren viser et blokkskjema over forbindelsene mellom enhetene på kortet ditt.
- I raden med .sof, merk av i boksen for .sof.
- Merk av i boksen i Program/Konfigurer-kolonnen.
- Klikk Start.
Relatert informasjon
- Blokkbaserte designflyter
- Programmering av Intel FPGA-enheter
- Analysere og feilsøke design med systemkonsoll
Testing av maskinvaredesign Eksample
Etter at du har kompilert F-Tile CPRI PHY Intel FPGA IP-kjernedesign, f.eksampog konfigurere den på din Intel Agilex-enhet, kan du bruke systemkonsollen til å programmere IP-kjernen og dens PHY IP-kjerneregistre.
For å slå på systemkonsollen og teste maskinvaredesignet, f.eksample, følg disse trinnene:
- Etter maskinvaredesignet eksample er konfigurert på Intel Agilex-enheten, i Intel Quartus Prime Pro Edition-programvaren, på Verktøy-menyen, klikk på System Debugging Tools ➤ System Console.
- I Tcl-konsoll-ruten skriver du cd hwtest for å endre katalogen tilample_dir>/hardware_test_design/hwtest_sl.
- Skriv inn source main_script.tcl for å åpne en tilkobling til JTAG mestre og start testen.
Design Eksample Beskrivelse
Designet eksample demonstrerer den grunnleggende funksjonaliteten til F-Tile CPRI PHY Intel FPGA IP-kjernen. Du kan generere designet fra Exampfanen Design i F-Tile CPRI PHY Intel FPGA IP-parameterredigering.
For å generere designet eksample, må du først angi parameterverdiene for IP-kjernevariasjonen du har tenkt å generere i sluttproduktet. Du kan velge å generere designet f.eksample med eller uten RS-FEC-funksjonen. RS-FEC-funksjonen er tilgjengelig med 10.1376, 12.1651 og 24.33024 Gbps CPRI-linjebithastigheter.
Tabell 4. F-Tile CPRI PHY Intel FPGA IP Core Feature Matrix
| CPRI-linjebithastighet (Gbps) | RS-FEC-støtte | Referanseklokke (MHz) | Støtte for deterministisk ventetid |
| 1.2288 | Ingen | 153.6 | Ja |
| 2.4576 | Ingen | 153.6 | Ja |
| 3.072 | Ingen | 153.6 | Ja |
| 4.9152 | Ingen | 153.6 | Ja |
| 6.144 | Ingen | 153.6 | Ja |
| 9.8304 | Ingen | 153.6 | Ja |
| 10.1376 | Med og uten | 184.32 | Ja |
| 12.1651 | Med og uten | 184.32 | Ja |
| 24.33024 | Med og uten | 184.32 | Ja |
Funksjoner
- Generer designet eksample med RS-FEC-funksjon
- Grunnleggende pakkekontrollfunksjoner, inkludert telling av forsinkelser rundt tur
Simuleringsdesign Eksample
F-Tile CPRI PHY Intel FPGA IP-design eksample genererer en simuleringstestbenk og simulering files som instansierer F-Tile CPRI PHY Intel FPGA IP-kjernen når du velger simuleringsalternativet.
Figur 6. Blokkdiagram for 10.1316, 12.1651 og 24.33024 Gbps (med og uten RS-FEC) linjehastigheter
Figur 7. Blokkdiagram for 1.228, 2.4576, 3.072, 4.9152, 6.144 og 9.8304 Gbps linjehastighet
I dette designet eksample, simuleringstestbenken gir grunnleggende funksjonalitet som oppstart og venting på låsing, sending og mottak av pakker.
Den vellykkede testkjøringen viser utdata som bekrefter følgende virkemåte:
- Klientlogikken tilbakestiller IP-kjernen.
- Klientlogikken venter på RX-databanejusteringen.
- Klientlogikken sender hyperrammer på TX MII-grensesnittet og venter på at fem hyperrammer skal mottas på RX MII-grensesnittet. Hyperrammer overføres og mottas på MII-grensesnitt i henhold til CPRI v7.0-spesifikasjonene.
Note: CPRI-designene som er målrettet mot 1.2, 2.4, 3, 4.9, 6.1 og 9.8 Gbps linjehastighet bruker 8b/10b-grensesnitt, og designene som er målrettet mot 10.1, 12.1 og 24.3 Gbps (med og uten RS-FEC) bruker MII-grensesnitt. Dette designet eksample inkluderer en tur-retur-teller for å telle tur-retur-latensen fra TX til RX. - Klientlogikken leser tur-retur-latensverdien og sjekker innholdet og riktigheten av hyperrammedataene på RX MII-siden når telleren fullfører tur-retur-latenstellingen.
Relatert informasjon
- CPRI-spesifikasjoner
Maskinvaredesign Eksample
Figur 8. Maskinvaredesign Eksampblokkdiagram
Note
- CPRI-designene med 2.4/4.9/9.8 Gbps CPRI-linjehastigheter bruker 8b/10b-grensesnitt og alle andre CPRI-linjehastighetsdesign bruker MII-grensesnitt.
- CPRI-designene med 2.4/4.9/9.8 Gbps CPRI-linjehastigheter trenger 153.6 MHz transceiverreferanseklokke og alle andre CPRI-linjehastigheter trenger 184.32 MHz.
F-Tile CPRI PHY Intel FPGA IP kjernemaskinvaredesign f.eksample inkluderer følgende komponenter:
- F-Tile CPRI PHY Intel FPGA IP-kjerne.
- Pakkeklientlogikkblokk som genererer og mottar trafikk.
- Teller tur-retur.
- IOPLL for å generere sampling-klokke for deterministisk latenslogikk inne i IP-en, og tur-retur-tellerkomponent på testbenken.
- System PLL for å generere systemklokker for IP.
- Avalon®-MM-adressedekoder for å dekode rekonfigurasjonsadresserom for CPRI-, transceiver- og Ethernet-moduler under rekonfigureringstilganger.
- Kilder og sonder for å hevde tilbakestillinger og overvåking av klokkene og noen få statusbiter.
- JTAG kontroller som kommuniserer med systemkonsollen. Du kommuniserer med klientlogikken gjennom systemkonsollen.
Grensesnittsignaler
Tabell 5. Design Eksample Grensesnittsignaler
| Signal | Retning | Beskrivelse |
| ref_clk100MHz | Inndata | Inndataklokke for CSR-tilgang på alle rekonfigurasjonsgrensesnittene. Kjør på 100 MHz. |
| i_clk_ref[0] | Inndata | Referanseklokke for System PLL. Kjør på 156.25 MHz. |
| i_clk_ref[1] | Inndata | Transceiver referanseklokke. Kjør kl
• 153.6 MHz for CPRI-linjehastighet 1.2, 2.4, 3, 4.9, 6.1 og 9.8 Gbps. • 184.32 MHz for CPRI-linjehastigheter 10.1,12.1, 24.3 og XNUMX Gbps med og uten RS-FEC. |
| i_rx_serial[n] | Inndata | Transceiver PHY inngangsseriedata. |
| o_tx_serial[n] | Produksjon | Transceiver PHY-utgang serielle data. |
Design Eksample registre
Tabell 6. Design Eksample registre
| Kanalnummer | Basisadresse (byteadresse) | Registreringstype |
|
0 |
0x00000000 | CPRI PHY Rekonfigurasjon registrerer for kanal 0 |
| 0x00100000 | Ethernet-rekonfigurasjon registrerer for kanal 0 | |
| 0x00200000 | Transceiver Reconfiguration registrerer for kanal 0 | |
|
1(2) |
0x01000000 | CPRI PHY Rekonfigurasjon registrerer for kanal 1 |
| 0x01100000 | Ethernet-rekonfigurasjon registrerer for kanal 1 | |
| 0x01200000 | Transceiver Reconfiguration registrerer for kanal 1 | |
|
2(2) |
0x02000000 | CPRI PHY Rekonfigurasjon registrerer for kanal 2 |
| 0x02100000 | Ethernet-rekonfigurasjon registrerer for kanal 2 | |
| 0x02200000 | Transceiver Reconfiguration registrerer for kanal 2 | |
| fortsatte... | ||
| Kanalnummer | Basisadresse (byteadresse) | Registreringstype |
|
3(2) |
0x03000000 | CPRI PHY Rekonfigurasjon registrerer for kanal 3 |
| 0x03100000 | Ethernet-rekonfigurasjon registrerer for kanal 3 | |
| 0x03200000 | Transceiver Reconfiguration registrerer for kanal 3 |
Disse registrene er reservert dersom kanalen ikke brukes.
F-Tile CPRI PHY Intel FPGA IP Design Eksample User Guide Archives
Hvis en IP-kjerneversjon ikke er oppført, gjelder brukerveiledningen for den forrige IP-kjerneversjonen.
| Intel Quartus Prime-versjon | IP kjerneversjon | Brukerveiledning |
| 21.2 | 2.0.0 | F-Tile CPRI PHY Intel FPGA IP Design Eksample brukerveiledning |
Dokumentrevisjonshistorikk for F-Tile CPRI PHY Intel FPGA IP-design Eksample brukerveiledning
| Dokumentversjon | Intel Quartus Prime-versjon | IP-versjon | Endringer |
| 2021.10.04 | 21.3 | 3.0.0 |
|
| 2021.06.21 | 21.2 | 2.0.0 | Første utgivelse. |
Intel Corporation. Alle rettigheter forbeholdt. Intel, Intel-logoen og andre Intel-merker er varemerker for Intel Corporation eller dets datterselskaper. Intel garanterer ytelsen til sine FPGA- og halvlederprodukter i henhold til gjeldende spesifikasjoner i henhold til Intels standardgaranti, men forbeholder seg retten til å gjøre endringer i produkter og tjenester når som helst uten varsel. Intel påtar seg intet ansvar eller ansvar som oppstår som følge av applikasjonen eller bruken av informasjon, produkter eller tjenester som er beskrevet her, med mindre det er uttrykkelig skriftlig avtalt med Intel. Intel-kunder anbefales å få tak i den nyeste versjonen av enhetsspesifikasjonene før de stoler på publisert informasjon og før de bestiller produkter eller tjenester.
*Andre navn og merker kan gjøres krav på som andres eiendom.
Dokumenter / Ressurser
 |
intel F-Tile CPRI PHY FPGA IP Design Eksample [pdfBrukerhåndbok F-Tile CPRI PHY FPGA IP Design Eksample, PHY FPGA IP Design Eksample, F-Til CPRI IP Design Eksample, IP Design Eksample, IP-design |
