intel F-Tile CPRI PHY FPGA IP Diseño Example

Guía de inicio rápido

El núcleo F-Tile CPRI PHY Intel® FPGA IP proporciona un banco de pruebas de simulación y un diseño de hardware examparchivo que admite compilación y pruebas de hardware. Cuando generas el diseño example, el editor de parmetros crea automticamente el fileEs necesario simular, compilar y probar el diseño en hardware.
Intel también proporciona un ex solo de compilación.ample proyecto que puede utilizar para estimar rápidamente el tiempo y el área central de IP.
El núcleo IP F-Tile CPRI PHY Intel FPGA proporciona la capacidad de generar diseños examparchivos para todas las combinaciones admitidas de número de canales CPRI y velocidades de bits de línea CPRI. El banco de pruebas y el diseño ex.ampAdmite numerosas combinaciones de parámetros del núcleo F-Tile CPRI PHY Intel FPGA IP.

Figura 1. Pasos de desarrollo para el Design Example

Información relacionada

• Guía del usuario de F-Tile CPRI PHY Intel FPGA IP
  • Para obtener información detallada sobre F-tile CPRI PHY IP.
• Notas de la versión de F-Tile CPRI PHY Intel FPGA IP
  • Las Notas de la versión de IP enumeran los cambios de IP en una versión en particular.

Requisitos de hardware y software

Para probar el example design, utilice el siguiente hardware y software:

• Software Intel Quartus® Prime Pro Edition
• Consola del sistema
• Simuladores compatibles:
  • Sinopsis* VCS*
  • Synopsis VCS MX
  • Siemens* EDA ModelSim* SE o Questa*—Edición Questa-Intel FPGA

Generación del diseño

Figura 2. Procedimiento

Figura 3. ExampLa pestaña Diseño en el Editor de parámetros IP

Para crear un proyecto Intel Quartus Prime Pro Edition:

1. En Intel Quartus Prime Pro Edition, haga clic en File ➤ New Project Wizard para crear un nuevo proyecto de Quartus Prime, o File ➤ Abrir proyecto para abrir un proyecto Intel Quartus Prime existente. El asistente le pide que especifique un dispositivo.
2. Especifique la familia de dispositivos Agilex (serie I) y seleccione un dispositivo que cumpla con todos estos requisitos:
   • El mosaico del transceptor es el mosaico F
   • El grado de velocidad del transceptor es -1 o -2
   • El grado de velocidad central es -1 o -2 o -3
3. Haga clic en Finalizar.

Siga estos pasos para generar el diseño de hardware IP F-Tile CPRI PHY Intel FPGA examparchivo y banco de pruebas:

1. En el catálogo de IP, ubique y seleccione F-Tile CPRI PHY Intel FPGA IP. Aparece la ventana Nueva variación de IP.
2. Especificar un nombre de nivel superior para su variación de IP personalizada. El editor de parámetros guarda la configuración de la variación de IP en un file nombrada .ip.
3. Haga clic en Aceptar. Aparece el editor de parámetros.
4. En la pestaña IP, especifique los parámetros para su variación principal de IP.
5. en el example pestaña Diseño, en Exampel diseño Files, seleccione la opción Simulación para generar el banco de pruebas y el proyecto de solo compilación. Seleccione la opción Síntesis para generar el diseño de hardware example. Debe seleccionar al menos una de las opciones de Simulación y Síntesis para generar el diseño exampel.
6. en el exampEn la pestaña Diseño, en Formato HDL generado, seleccione Verilog HDL o VHDL. Si selecciona VHDL, debe simular el banco de pruebas con un simulador de lenguaje mixto. El dispositivo bajo prueba en el ex_ El directorio es un modelo VHDL, pero el banco de pruebas principal. file es un sistema Verilog file.
7. Haga clic en Generar Exampbotón Diseño. El ex selectoampAparece la ventana Directorio de diseño.
8. Si desea modificar el diseño exampruta o nombre del directorio del archivo de los valores predeterminados mostrados (cpriphy_ftile_0_example_design), busque la nueva ruta y escriba el nuevo diseño exampnombre del directorio del archivo (ample_dir>).

Estructura de directorios

El diseño del núcleo F-Tile CPRI PHY Intel FPGA IP example file directorios contienen lo siguiente generado files para el diseño exampel.

Figura 4. Estructura de directorios del Ex generadoampel diseño

Tabla 1. Banco de pruebas File Descripciones

Ignore cualquier otro script del simulador en elample_dir>/example_testbench/ carpeta.

Tabla 2. Diseño de hardware Example File Descripciones

Simulando el Diseño Exampel banco de pruebas

Figura 5. Procedimiento

Siga estos pasos para simular el banco de pruebas:

1. En el símbolo del sistema, cambie al directorio de simulación del banco de pruebasample_dir>/example_testbench. cd /example_testbench
2. Ejecute quartus_tlg en el proyecto generado. file: quartus_tlg cpriphy_ftile_hw
3. Ejecute ip-setup-simulation: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
4. Ejecute el script de simulación para el simulador compatible de su elección. El script compila y ejecuta el banco de pruebas en el simulador. Consulte la tabla Pasos para simular el banco de pruebas.
5. Analiza los resultados. El banco de pruebas exitoso recibió cinco hipercuadros y muestra "APROBADO".

Tabla 3. Pasos para simular el banco de pruebas en el simulador Synopsys VCS*

Los siguientes sampEl resultado ilustra una prueba de simulación exitosa para 24.33024 Gbps con 4 canales CPRI:

Compilación del proyecto de solo compilación

Para compilar el ex de solo compilaciónample proyecto, siga estos pasos:

1. Asegurar el diseño de la compilación exampla generación está completa.
2. En el software Intel Quartus Prime Pro Edition, abra el proyecto Intel Quartus Prime Pro Editionample_dir>/compilation_test_design/cpriphy_ftile.qpf.
3. En el menú Procesamiento, haga clic en Iniciar compilación.
4. Después de una compilación exitosa, los informes de tiempo y utilización de recursos están disponibles en su sesión de Intel Quartus Prime Pro Edition.

Información relacionada
Flujos de diseño basados ​​en bloques

Compilación y configuración de Design Examparchivo en hardware

Para compilar el diseño de hardware exampy configurarlo en su dispositivo Intel Agilex, siga estos pasos:

1. Garantizar el diseño de hardware exampla generación está completa.
2. En el software Intel Quartus Prime Pro Edition, abra el proyecto Intel Quartus Primeample_dir>/hardware_test_design/cpriphy_ftile_hw.qpf.
3. Editar el .qsf file para asignar pines según su hardware.
4. En el menú Procesamiento, haga clic en Iniciar compilación.
5. Después de una compilación exitosa, un .sof file está disponible enample_dir>/hardware_test_design/output_filedirectorio s.

Siga estos pasos para programar el diseño de hardware examparchivo en el dispositivo Intel Agilex:

• Conecte el kit de desarrollo de integridad de señal del transceptor Intel Agilex serie I a la computadora host.
  Nota: El kit de desarrollo está preprogramado con las frecuencias de reloj correctas de forma predeterminada. No es necesario utilizar la aplicación Clock Control para configurar las frecuencias.
• En el menú Herramientas, haga clic en Programador.
• En el Programador, haga clic en Configuración de hardware.
• Seleccione un dispositivo de programación.
• Asegúrese de que Modo esté configurado en JTAG.
• Seleccione el dispositivo Intel Agilex y haga clic en Agregar dispositivo. El Programador muestra un diagrama de bloques de las conexiones entre los dispositivos de su placa.
• En la fila con su .sof, marque la casilla del .sof.
• Marque la casilla en la columna Programar/Configurar.
• Haga clic en Iniciar.

Información relacionada

• Flujos de diseño basados ​​en bloques
• Programación de dispositivos Intel FPGA
• Análisis y depuración de diseños con la consola del sistema

Prueba del diseño de hardware Example

Después de compilar el diseño del núcleo IP F-Tile CPRI PHY Intel FPGA examparchivo y configurarlo en su dispositivo Intel Agilex, puede usar la consola del sistema para programar el núcleo IP y sus registros del núcleo IP PHY.
Para encender la consola del sistema y probar el diseño del hardware exampes, sigue estos pasos:

1. Después del diseño de hardware exampEl archivo está configurado en el dispositivo Intel Agilex, en el software Intel Quartus Prime Pro Edition, en el menú Herramientas, haga clic en Herramientas de depuración del sistema ➤ Consola del sistema.
2. En el panel de la Consola Tcl, escriba cd hwtest para cambiar el directorio alample_dir>/hardware_test_design/hwtest_sl.
3. Escriba source main_script.tcl para abrir una conexión al JTAG dominar y comenzar la prueba.

Ex diseñoample Descripción

El diseño exampEste muestra la funcionalidad básica del núcleo IP F-Tile CPRI PHY Intel FPGA. Puedes generar el diseño desde el Example pestaña Diseño en el editor de parámetros IP F-Tile CPRI PHY Intel FPGA.
Para generar el diseño examparchivo, primero debe configurar los valores de los parámetros para la variación principal de IP que desea generar en su producto final. Puedes optar por generar el diseño ex.amparchivo con o sin la función RS-FEC. La función RS-FEC está disponible con velocidades de bits de línea CPRI de 10.1376, 12.1651 y 24.33024 Gbps.
Tabla 4. Matriz de características del núcleo IP de F-Tile CPRI PHY Intel FPGA

Características

• Generar el diseño ex.amparchivo con función RS-FEC
• Capacidades básicas de verificación de paquetes, incluido el recuento de latencia de ida y vuelta

Diseño de simulación Example

El diseño F-Tile CPRI PHY Intel FPGA IP example genera un banco de pruebas de simulación y simulación files que crea una instancia del núcleo IP F-Tile CPRI PHY Intel FPGA cuando selecciona la opción Simulación.

Figura 6. Diagrama de bloques para velocidades de línea de 10.1316, 12.1651 y 24.33024 Gbps (con y sin RS-FEC)

Figura 7. Diagrama de bloques para velocidades de línea de 1.228, 2.4576, 3.072, 4.9152, 6.144 y 9.8304 Gbps

En este diseño example, el banco de pruebas de simulación proporciona funciones básicas como el inicio y espera para bloquear, transmitir y recibir paquetes.
La ejecución de prueba exitosa muestra una salida que confirma el siguiente comportamiento:

1. La lógica del cliente restablece el núcleo IP.
2. La lógica del cliente espera la alineación de la ruta de datos RX.
3. La lógica del cliente transmite hipertramas en la interfaz TX MII y espera a que se reciban cinco hipertramas en la interfaz RX MII. Las hipertramas se transmiten y reciben en la interfaz MII de acuerdo con las especificaciones CPRI v7.0.
   Nota: Los diseños de CPRI que apuntan a velocidades de línea de 1.2, 2.4, 3, 4.9, 6.1 y 9.8 Gbps usan una interfaz 8b/10b y los diseños que apuntan a 10.1, 12.1 y 24.3 Gbps (con y sin RS-FEC) usan una interfaz MII. Este diseño exampEl archivo incluye un contador de ida y vuelta para contar la latencia de ida y vuelta de TX a RX.
4. La lógica del cliente lee el valor de latencia de ida y vuelta y verifica el contenido y la corrección de los datos de hipertramas en el lado RX MII una vez que el contador completa el recuento de latencia de ida y vuelta.

Información relacionada

• Especificaciones CPRI

Diseño de hardware example

Figura 8. Diseño de hardware Exampdiagrama de bloques

Nota

1. Los diseños CPRI con velocidades de línea CPRI de 2.4/4.9/9.8 Gbps utilizan una interfaz 8b/10b y todos los demás diseños de velocidades de línea CPRI utilizan una interfaz MII.
2. Los diseños CPRI con velocidades de línea CPRI de 2.4/4.9/9.8 Gbps necesitan un reloj de referencia del transceptor de 153.6 MHz y todas las demás velocidades de línea CPRI necesitan 184.32 MHz.

El diseño de hardware central IP F-Tile CPRI PHY Intel FPGA exampEl archivo incluye los siguientes componentes:

• Núcleo IP F-Tile CPRI PHY Intel FPGA.
• Bloque lógico de cliente de paquetes que genera y recibe tráfico.
• Contador de ida y vuelta.
• IOPLL para generar sampreloj ling para lógica de latencia determinista dentro de la IP y componente de contador de ida y vuelta en el banco de pruebas.
• PLL del sistema para generar relojes del sistema para la IP.
• Decodificador de direcciones Avalon®-MM para decodificar el espacio de direcciones de reconfiguración para módulos CPRI, transceptor y Ethernet durante los accesos de reconfiguración.
• Fuentes y sondas para afirmar reinicios y monitorear los relojes y algunos bits de estado.
• JTAG controlador que se comunica con la consola del sistema. Usted se comunica con la lógica del cliente a través de la consola del sistema.

Señales de interfaz

Tabla 5. Diseño ExampSeñales de interfaz de archivo

Ex diseñoampregistros

Tabla 6. Diseño Exampregistros

Estos registros están reservados si no se utiliza el canal.

F-Tile CPRI PHY Intel FPGA IP Diseño ExampArchivos de la guía del usuario

Si no se incluye una versión principal de IP, se aplica la guía del usuario para la versión principal de IP anterior.

Historial de revisión de documentos para F-Tile CPRI PHY Intel FPGA IP Design ExampGuía del usuario

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Documentos / Recursos

intel F-Tile CPRI PHY FPGA IP Diseño Example [pdf] Guía del usuario F-Tile CPRI PHY FPGA IP Diseño Examparchivo, PHY FPGA IP Diseño Example, F-Tile CPRI IP Design Examparchivo, IP Diseño Examparchivo, diseño IP

Referencias

• Manual de usuario