Intel F-Tile CPRI PHY FPGA IP Design Example
Guide de démarrage rapide
Le cœur IP F-Tile CPRI PHY Intel® FPGA fournit un banc de test de simulation et une conception matérielle exampfichier qui prend en charge la compilation et les tests matériels. Lorsque vous générez la conception example, l'éditeur de paramètres crée automatiquement le files nécessaire pour simuler, compiler et tester la conception dans le matériel.
Intel fournit également un ex de compilation uniquementample projet que vous pouvez utiliser pour estimer rapidement la zone centrale IP et la synchronisation.
Le cœur IP F-Tile CPRI PHY Intel FPGA offre la capacité de générer des exampfichiers pour toutes les combinaisons prises en charge de nombre de canaux CPRI et de débits binaires de ligne CPRI. Le banc d'essai et la conception example prend en charge de nombreuses combinaisons de paramètres du cœur IP Intel FPGA F-Tile CPRI PHY.
Figure 1. Étapes de développement pour le Design Example
Informations connexes
- F-Tile CPRI PHY Intel FPGA IP Guide de l'utilisateur
- Pour des informations détaillées sur F-tile CPRI PHY IP.
- Notes de mise à jour F-Tile CPRI PHY Intel FPGA IP
- Les notes de version IP répertorient les modifications IP dans une version particulière.
Configuration matérielle et logicielle requise
Pour tester l'example design, utilisez le matériel et les logiciels suivants :
- Logiciel Intel Quartus® Prime Pro Edition
- Console système
- Simulateurs pris en charge :
- Synopsis* VCS*
- Synopsis VCS MX
- Siemens* EDA ModelSim* SE ou Questa* — Questa-Intel FPGA Edition
Génération de la conception
Illustration 2. Procédure
Figure 3.Exampl'onglet Conception dans l'éditeur de paramètres IP
Pour créer un projet Intel Quartus Prime Pro Edition :
- Dans l'édition Intel Quartus Prime Pro, cliquez sur File ➤ New Project Wizard pour créer un nouveau projet Quartus Prime, ou File ➤ Ouvrir un projet pour ouvrir un projet Intel Quartus Prime existant. L'assistant vous invite à spécifier un périphérique.
- Spécifiez la famille d'appareils Agilex (série I) et sélectionnez un appareil qui répond à toutes ces exigences :
- La tuile de l'émetteur-récepteur est une tuile F
- La classe de vitesse de l'émetteur-récepteur est -1 ou -2
- La note de vitesse de base est -1 ou -2 ou -3
- Cliquez sur Terminer.
Suivez ces étapes pour générer la conception matérielle F-Tile CPRI PHY Intel FPGA IP exampfichier et testbench :
- Dans le catalogue IP, recherchez et sélectionnez F-Tile CPRI PHY Intel FPGA IP. La fenêtre Nouvelle variante IP s'affiche.
- Spécifiez un nom de niveau supérieur pour votre variante IP personnalisée. L'éditeur de paramètres enregistre les paramètres de variation IP dans un file nommé .ip.
- Cliquez sur OK. L'éditeur de paramètres apparaît.
- Dans l'onglet IP, spécifiez les paramètres de votre variante de cœur IP.
- Sur l'Exampl'onglet Conception, sous Example Design Files, sélectionnez l'option Simulation pour générer le testbench et le projet de compilation uniquement. Sélectionnez l'option Synthèse pour générer la conception matérielle example. Vous devez sélectionner au moins une des options Simulation et Synthèse pour générer l'ex de conceptionample.
- Sur l'ExampDans l'onglet Conception, sous Format HDL généré, sélectionnez Verilog HDL ou VHDL. Si vous sélectionnez VHDL, vous devez simuler le testbench avec un simulateur de langage mixte. L'appareil testé dans l'ex_ répertoire est un modèle VHDL, mais le banc d'essai principal file est un système Verilog file.
- Cliquez sur le Générer Example bouton Conception. Le Select Exampla fenêtre Design Directory s'affiche.
- Si vous souhaitez modifier la conception exampchemin ou nom du répertoire parmi les valeurs par défaut affichées (cpriphy_ftile_0_example_design), accédez au nouveau chemin et tapez le nouveau design example nom du répertoire (ample_dir>).
Structure du répertoire
Le F-Tile CPRI PHY Intel FPGA IP core design example file les répertoires contiennent les éléments générés suivants files pour la conception example.
Figure 4. Structure du répertoire de l'Ex généréample Design
Tableau 1. Banc d'essai File Descriptions
| File Noms | Description |
| Banc de test et simulation clés Files | |
| <design_example_dir>/ example_testbench/basic_avl_tb_top.sv | Banc de test de haut niveau file. Le testbench instancie le wrapper DUT et exécute des tâches Verilog HDL pour générer et accepter des paquets. |
| <design_example_dir>/ example_testbench/ cpriphy_ftile_wrapper.sv | Wrapper DUT qui instancie DUT et d'autres composants de testbench. |
| Scripts de banc d'essai(1) | |
| <design_example_dir>/ example_testbench/run_vsim.do | Le script Siemens EDA ModelSim SE ou Questa ou Questa-Intel FPGA Edition pour exécuter le testbench. |
| <design_example_dir>/ example_testbench/run_vcs.sh | Le script Synopsys VCS pour exécuter le testbench. |
| <design_example_dir>/ example_testbench/run_vcsmx.sh | Le script Synopsys VCS MX (combinant Verilog HDL et SystemVerilog avec VHDL) pour exécuter le testbench. |
Ignorez tout autre script de simulateur dans leample_dir>/exampdossier le_testbench/.
Tableau 2. Conception matérielle Example File Descriptions
| File Noms | Descriptions |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf | Projet Intel Quartus Prime file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf | Paramètre de projet Intel Quartus Prime file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc | Contraintes de conception de Synopsys files. Vous pouvez copier et modifier ces files pour votre propre conception Intel Agilex™. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v | Conception Verilog HDL de haut niveau example file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv | Wrapper DUT qui instancie DUT et d'autres composants de testbench. |
| <design_example_dir>/hardware_test_design/ hwtest_sl/main_script.tcl | Principal file pour accéder à la console système. |
Simulation de la conception Example banc d'essai
Illustration 5. Procédure
Suivez ces étapes pour simuler le testbench :
- À l'invite de commande, accédez au répertoire de simulation de testbenchample_dir>/example_testbench. CD /example_testbench
- Exécutez quartus_tlg sur le projet généré file: quartus_tlg cpriphy_ftile_hw
- Exécutez ip-setup-simulation : ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
- Exécutez le script de simulation pour le simulateur pris en charge de votre choix. Le script compile et exécute le testbench dans le simulateur. Reportez-vous au tableau Étapes pour simuler le banc d'essai.
- Analysez les résultats. Le testbench réussi a reçu cinq hyperframes et affiche "PASSED".
Tableau 3. Étapes pour simuler le banc d'essai dans Synopsys VCS* Simulator
| Simulateur | Instructions | |
| VCS | Dans la ligne de commande, tapez : | |
| sh run_vcs.sh | ||
| suite… | ||
| Simulateur | Instructions | |
| VCSMX | Dans la ligne de commande, tapez : | |
| sh run_vcsmx.sh | ||
| ModelSim SE ou Questa ou Questa-Intel FPGA Edition | Dans la ligne de commande, tapez : | |
| vsim -do run_vsim.do | ||
| Si vous préférez simuler sans afficher l'interface graphique, tapez : | ||
| vsim -c -do run_vsim.do | ||
Les éléments suivantsampLe résultat illustre un test de simulation réussi pour 24.33024 Gbps avec 4 canaux CPRI :
Compilation du projet de compilation uniquement
Pour compiler l'ex de compilation uniquementample projet, suivez ces étapes :
- Assurer la conception de la compilation exampla génération est complète.
- Dans le logiciel Intel Quartus Prime Pro Edition, ouvrez le projet Intel Quartus Prime Pro Editionample_dir>/compilation_test_design/cpriphy_ftile.qpf.
- Dans le menu Traitement, cliquez sur Démarrer la compilation.
- Une fois la compilation réussie, les rapports de synchronisation et d'utilisation des ressources sont disponibles dans votre session Intel Quartus Prime Pro Edition.
Informations connexes
Flux de conception basés sur des blocs
Compilation et configuration de Design Example dans le matériel
Pour compiler la conception matérielle exampet configurez-le sur votre appareil Intel Agilex, suivez ces étapes :
- Assurer la conception matérielle exampla génération est complète.
- Dans le logiciel Intel Quartus Prime Pro Edition, ouvrez le projet Intel Quartus Primeample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf.
- Modifier le .qsf file pour attribuer des broches en fonction de votre matériel.
- Dans le menu Traitement, cliquez sur Démarrer la compilation.
- Après une compilation réussie, un .sof file est disponible enample_dir>/hardware_test_design/output_filerépertoire s.
Suivez ces étapes pour programmer la conception matérielle exampfichier sur le périphérique Intel Agilex :
- Connectez le kit de développement de l'intégrité du signal de l'émetteur-récepteur Intel Agilex série I à l'ordinateur hôte.
Remarque : Le kit de développement est préprogrammé avec les fréquences d'horloge correctes par défaut. Vous n'avez pas besoin d'utiliser l'application Clock Control pour régler les fréquences. - Dans le menu Outils, cliquez sur Programmeur.
- Dans le programmeur, cliquez sur Configuration du matériel.
- Sélectionnez un dispositif de programmation.
- Assurez-vous que Mode est réglé sur JTAG.
- Sélectionnez le périphérique Intel Agilex et cliquez sur Ajouter un périphérique. Le programmeur affiche un schéma fonctionnel des connexions entre les appareils de votre carte.
- Dans la ligne avec votre .sof, cochez la case du .sof.
- Cochez la case dans la colonne Programmer/Configurer.
- Cliquez sur Démarrer.
Informations connexes
- Flux de conception basés sur des blocs
- Programmation des périphériques Intel FPGA
- Analyse et débogage des conceptions avec la console système
Test de la conception matérielle Example
Après avoir compilé le F-Tile CPRI PHY Intel FPGA IP core design exampet configurez-le sur votre appareil Intel Agilex, vous pouvez utiliser la console système pour programmer le cœur IP et ses registres de cœur IP PHY.
Pour activer la console système et tester la conception matérielle example, suivez ces étapes:
- Après la conception matérielle exampest configuré sur le périphérique Intel Agilex, dans le logiciel Intel Quartus Prime Pro Edition, dans le menu Outils, cliquez sur Outils de débogage système ➤ Console système.
- Dans le volet de la console Tcl, tapez cd hwtest pour changer de répertoire enample_dir>/hardware_test_design/hwtest_sl.
- Tapez source main_script.tcl pour ouvrir une connexion au JTAG master et lancer le test.
Ex de conceptionample Descriptif
La conception exampLe fichier montre les fonctionnalités de base du noyau IP F-Tile CPRI PHY Intel FPGA. Vous pouvez générer la conception à partir de l'Exampl'onglet Conception dans l'éditeur de paramètres F-Tile CPRI PHY Intel FPGA IP.
Pour générer le plan example, vous devez d'abord définir les valeurs des paramètres pour la variation de cœur IP que vous avez l'intention de générer dans votre produit final. Vous pouvez choisir de générer le design exampfichier avec ou sans la fonction RS-FEC. La fonction RS-FEC est disponible avec des débits binaires de ligne CPRI de 10.1376, 12.1651 et 24.33024 Gbps.
Tableau 4. Matrice des fonctionnalités Intel FPGA IP Core F-Tile CPRI PHY
| Débit binaire de la ligne CPRI (Gbps) | Prise en charge RS-FEC | Horloge de référence (MHz) | Prise en charge de la latence déterministe |
| 1.2288 | Non | 153.6 | Oui |
| 2.4576 | Non | 153.6 | Oui |
| 3.072 | Non | 153.6 | Oui |
| 4.9152 | Non | 153.6 | Oui |
| 6.144 | Non | 153.6 | Oui |
| 9.8304 | Non | 153.6 | Oui |
| 10.1376 | Avec et sans | 184.32 | Oui |
| 12.1651 | Avec et sans | 184.32 | Oui |
| 24.33024 | Avec et sans | 184.32 | Oui |
Caractéristiques
- Générer le design exampfichier avec fonction RS-FEC
- Capacités de base de vérification des paquets, y compris le nombre de latence aller-retour
Conception de simulation Example
La conception F-Tile CPRI PHY Intel FPGA IP example génère un banc de test de simulation et une simulation files qui instancie le cœur IP F-Tile CPRI PHY Intel FPGA lorsque vous sélectionnez l'option Simulation.
Figure 6. Schéma fonctionnel pour les débits de ligne 10.1316, 12.1651 et 24.33024 Gbit/s (avec et sans RS-FEC)
Figure 7. Schéma fonctionnel pour le débit de ligne 1.228, 2.4576, 3.072, 4.9152, 6.144 et 9.8304 Gbit/s
Dans cette conception example, le banc de test de simulation fournit des fonctionnalités de base telles que le démarrage et l'attente de verrouillage, la transmission et la réception de paquets.
L'exécution réussie du test affiche une sortie confirmant le comportement suivant :
- La logique client réinitialise le cœur IP.
- La logique client attend l'alignement du chemin de données RX.
- La logique client transmet des hypertrames sur l'interface TX MII et attend que cinq hypertrames soient reçues sur l'interface RX MII. Les hypertrames sont transmises et reçues sur l'interface MII conformément aux spécifications CPRI v7.0.
Note: Les conceptions CPRI qui ciblent 1.2, 2.4, 3, 4.9, 6.1 et 9.8 Gbit/s utilisent l'interface 8b/10b et les conceptions qui ciblent 10.1, 12.1 et 24.3 Gbit/s (avec et sans RS-FEC) utilisent l'interface MII. Cette conception exampLe fichier comprend un compteur aller-retour pour compter la latence aller-retour de TX à RX. - La logique client lit la valeur de latence aller-retour et vérifie le contenu et l'exactitude des données d'hypertrames du côté RX MII une fois que le compteur a terminé le décompte de latence aller-retour.
Informations connexes
- Spécifications CPRI
Conception matérielle Example
Figure 8. Conception matérielle Example schéma fonctionnel
Note
- Les conceptions CPRI avec des débits de ligne CPRI de 2.4/4.9/9.8 Gbit/s utilisent l'interface 8b/10b et toutes les autres conceptions de débits de ligne CPRI utilisent l'interface MII.
- Les conceptions CPRI avec des débits de ligne CPRI de 2.4/4.9/9.8 Gbps nécessitent une horloge de référence d'émetteur-récepteur de 153.6 MHz et tous les autres débits de ligne CPRI nécessitent 184.32 MHz.
La conception matérielle du cœur IP F-Tile CPRI PHY Intel FPGA example comprend les composants suivants :
- F-Tile CPRI PHY Cœur IP Intel FPGA.
- Bloc logique client de paquets qui génère et reçoit du trafic.
- Compteur aller-retour.
- IOPLL pour générer des sampling clock pour la logique de latence déterministe à l'intérieur de l'IP et le composant de compteur aller-retour au testbench.
- System PLL pour générer des horloges système pour l'IP.
- Décodeur d'adresse Avalon®-MM pour décoder l'espace d'adressage de reconfiguration pour les modules CPRI, Transceiver et Ethernet lors des accès de reconfiguration.
- Sources et sondes pour affirmer les réinitialisations et surveiller les horloges et quelques bits d'état.
- JTAG contrôleur qui communique avec la console système. Vous communiquez avec la logique client via la console système.
Signaux d'interface
Tableau 5. Conception Example Signaux d'interface
| Signal | Direction | Description |
| ref_clk100MHz | Saisir | Horloge d'entrée pour l'accès CSR sur toutes les interfaces de reconfiguration. Pilotez à 100 MHz. |
| i_clk_ref[0] | Saisir | Horloge de référence pour le système PLL. Pilotez à 156.25 MHz. |
| i_clk_ref[1] | Saisir | Horloge de référence de l'émetteur-récepteur. Conduire à
• 153.6 MHz pour le débit de ligne CPRI 1.2, 2.4, 3, 4.9, 6.1 et 9.8 Gbit/s. • 184.32 MHz pour les débits de ligne CPRI 10.1,12.1, 24.3 et XNUMX Gbit/s avec et sans RS-FEC. |
| i_rx_serial[n] | Saisir | Données série d'entrée PHY de l'émetteur-récepteur. |
| o_tx_serial[n] | Sortir | Données série de sortie PHY de l'émetteur-récepteur. |
Ex de conceptionamples registres
Tableau 6. Conception Examples registres
| Numéro de canal | Adresse de base (adresse d'octet) | Type de registre |
|
0 |
0x00000000 | Registres de reconfiguration CPRI PHY pour le canal 0 |
| 0x00100000 | Registres de reconfiguration Ethernet pour le canal 0 | |
| 0x00200000 | Registres de reconfiguration de l'émetteur-récepteur pour le canal 0 | |
|
1(2) |
0x01000000 | Registres de reconfiguration CPRI PHY pour le canal 1 |
| 0x01100000 | Registres de reconfiguration Ethernet pour le canal 1 | |
| 0x01200000 | Registres de reconfiguration de l'émetteur-récepteur pour le canal 1 | |
|
2(2) |
0x02000000 | Registres de reconfiguration CPRI PHY pour le canal 2 |
| 0x02100000 | Registres de reconfiguration Ethernet pour le canal 2 | |
| 0x02200000 | Registres de reconfiguration de l'émetteur-récepteur pour le canal 2 | |
| suite… | ||
| Numéro de canal | Adresse de base (adresse d'octet) | Type de registre |
|
3(2) |
0x03000000 | Registres de reconfiguration CPRI PHY pour le canal 3 |
| 0x03100000 | Registres de reconfiguration Ethernet pour le canal 3 | |
| 0x03200000 | Registres de reconfiguration de l'émetteur-récepteur pour le canal 3 |
Ces registres sont réservés si le canal n'est pas utilisé.
F-Tile CPRI PHY Intel FPGA IP Design Example Guide de l'utilisateur Archives
Si une version IP core n'est pas répertoriée, le guide de l'utilisateur de la version IP core précédente s'applique.
| Version Intel Quartus Prime | Version de base IP | Guide de l'utilisateur |
| 21.2 | 2.0.0 | F-Tile CPRI PHY Intel FPGA IP Design Example Guide de l'utilisateur |
Historique de révision des documents pour F-Tile CPRI PHY Intel FPGA IP Design Example Guide de l'utilisateur
| Version du document | Version Intel Quartus Prime | Version IP | Changements |
| 2021.10.04 | 21.3 | 3.0.0 |
|
| 2021.06.21 | 21.2 | 2.0.0 | Version initiale. |
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Documents / Ressources
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Intel F-Tile CPRI PHY FPGA IP Design Example [pdf] Guide de l'utilisateur F-Tile CPRI PHY FPGA IP DesignExample, PHY FPGA IP DesignExample, F-Tile CPRI IP Design Example, IP DesignExample, Conception IP |
