intel F-Tile CPRI PHY FPGA IP dizains Example

Īsā lietošanas pamācība

F-Tile CPRI PHY Intel® FPGA IP kodols nodrošina simulācijas testēšanas stendu un aparatūras dizainu ex.ample, kas atbalsta kompilāciju un aparatūras testēšanu. Kad jūs ģenerējat dizainu, piemample, parametru redaktors automātiski izveido fileir nepieciešams, lai modelētu, apkopotu un pārbaudītu dizainu aparatūrā.
Intel nodrošina arī tikai kompilācijai paredzētu example projekts, ko varat izmantot, lai ātri novērtētu IP pamatplatību un laiku.
F-Tile CPRI PHY Intel FPGA IP kodols nodrošina iespēju ģenerēt dizainu, piemēramamples visām atbalstītajām CPRI kanālu skaita un CPRI līnijas bitu pārraides ātruma kombinācijām. Pārbaudes stends un dizains example atbalsta daudzas F-Tile CPRI PHY Intel FPGA IP kodola parametru kombinācijas.

1. attēls. Dizaina izstrādes soļi Example

Saistītā informācija

• F-Tile CPRI PHY Intel FPGA IP lietotāja rokasgrāmata
  • Lai iegūtu detalizētu informāciju par F-tile CPRI PHY IP.
• F-Tile CPRI PHY Intel FPGA IP izlaišanas piezīmes
  • IP izlaiduma piezīmēs ir norādītas IP izmaiņas konkrētā laidienā.

Aparatūras un programmatūras prasības

Lai pārbaudītu bijušoampdizains, izmantojiet šādu aparatūru un programmatūru:

• Intel Quartus® Prime Pro Edition programmatūra
• Sistēmas konsole
• Atbalstītie simulatori:
  • Kopsavilkums* VCS*
  • Kopsavilkums VCS MX
  • Siemens* EDA ModelSim* SE vai Questa* — Questa-Intel FPGA izdevums

Dizaina ģenerēšana

2. attēls. Procedūra

3. attēls. Piemample Design Tab IP parametru redaktorā

Lai izveidotu Intel Quartus Prime Pro Edition projektu:

1. Intel Quartus Prime Pro izdevumā noklikšķiniet uz File ➤ Jauna projekta vednis, lai izveidotu jaunu Quartus Prime projektu, vai File ➤ Atveriet projektu, lai atvērtu esošu Intel Quartus Prime projektu. Vednis piedāvā norādīt ierīci.
2. Norādiet ierīču saimi Agilex (I sērija) un atlasiet ierīci, kas atbilst visām šīm prasībām:
   • Raiduztvērēja flīze ir F-tile
   • Raiduztvērēja ātruma pakāpe ir -1 vai -2
   • Galvenā ātruma pakāpe ir -1 vai -2 vai -3
3. Noklikšķiniet uz Pabeigt.

Veiciet šīs darbības, lai ģenerētu F-Tile CPRI PHY Intel FPGA IP aparatūras dizainu, piemample un testbench:

1. IP katalogā atrodiet un atlasiet F-Tile CPRI PHY Intel FPGA IP. Parādās logs New IP Variation.
2. Norādiet augstākā līmeņa nosaukumu jūsu pielāgotajam IP variantam. Parametru redaktors saglabā IP variantu iestatījumus a file nosaukts .ip.
3. Noklikšķiniet uz Labi. Parādās parametru redaktors.
4. Cilnē IP norādiet sava IP pamata varianta parametrus.
5. Uz Exampcilnes Dizains sadaļā Piemample dizains Files, atlasiet opciju Simulācija, lai ģenerētu testa stendu un tikai kompilācijas projektu. Atlasiet opciju Sintēze, lai ģenerētu aparatūras dizainu, piemēram,ample. Lai ģenerētu dizainu, ir jāatlasa vismaz viena no Simulācijas un Sintēzes opcijāmample.
6. Uz ExampCilnes Dizains sadaļā Ģenerētais HDL formāts atlasiet Verilog HDL vai VHDL. Ja atlasāt VHDL, jums ir jāmodelē testa stends ar jauktu valodu simulatoru. Testējamā ierīce ex_ direktorijs ir VHDL modelis, bet galvenais testbends file ir System Verilog file.
7. Noklikšķiniet uz Ģenerēt example Dizaina poga. Izvēlēties PiemampTiek parādīts logs Design Directory.
8. Ja vēlaties modificēt dizainu, piemample direktorija ceļš vai nosaukums no parādītajiem noklusējuma iestatījumiem (cpriphy_ftile_0_example_design), pārlūkojiet jauno ceļu un ierakstiet jauno dizainu, piemample direktorija nosaukums (ample_dir>).

Direktoriju struktūra

F-Tile CPRI PHY Intel FPGA IP kodola dizains example file direktoriji satur šādu ģenerētu files dizainam example.

4. attēls. Izveidotā eksemplāra direktoriju struktūraample dizains

1. tabula. Testbends File Apraksti

File Vārdi	Apraksts
Key Testbench un simulācija Files
<design_example_dir>/ piemample_testbench/basic_avl_tb_top.sv	Augstākā līmeņa testa stends file. Testbend izveido DUT iesaiņojumu un palaiž Verilog HDL uzdevumus, lai ģenerētu un pieņemtu paketes.
<design_example_dir>/ piemample_testbench/ cpriphy_ftile_wrapper.sv	DUT iesaiņojums, kas rada DUT un citus testa stenda komponentus.
Testbench skripti (1)
<design_example_dir>/ piemample_testbench/run_vsim.do	Siemens EDA ModelSim SE vai Questa vai Questa-Intel FPGA Edition skripts, lai palaistu testēšanas stendu.
<design_example_dir>/ piemample_testbench/run_vcs.sh	Synopsys VCS skripts, lai palaistu testbandu.
<design_example_dir>/ piemample_testbench/run_vcsmx.sh	Synopsys VCS MX skripts (apvienots Verilog HDL un SystemVerilog ar VHDL), lai palaistu testēšanas stendu.

Ignorējiet jebkuru citu simulatora skriptuample_dir>/example_testbench/ mape.

2. tabula. Aparatūras dizains Piemample File Apraksti

File Vārdi	Apraksti
<design_example_dir>/hardware_test_design/cpriphy_ftile_hw.qpf	Intel Quartus Prime projekts file.
<design_example_dir>/hardware_test_design/cpriphy_ftile_hw.qsf	Intel Quartus Prime projekta iestatījums file.
<design_example_dir>/hardware_test_design/cpriphy_ftile_hw.sdc	Konspekts Dizaina ierobežojumi files. Varat tos kopēt un modificēt files jūsu Intel Agilex™ dizainam.
<design_example_dir>/hardware_test_design/cpriphy_ftile_hw.v	Augstākā līmeņa Verilog HDL dizains example file.
<design_example_dir>/hardware_test_design/cpriphy_ftile_wrapper.sv	DUT iesaiņojums, kas rada DUT un citus testa stenda komponentus.
<design_example_dir>/hardware_test_design/ hwtest_sl/main_script.tcl	Galvenā file lai piekļūtu sistēmas konsolei.

Dizaina imitācija Example Testbench

5. attēls. Procedūra

Veiciet šīs darbības, lai simulētu testa stendu:

1. Komandu uzvednē pārejiet uz testbench simulācijas direktorijuample_dir>/example_testbench. cd /piemample_testbench
2. Palaidiet quartus_tlg ģenerētajā projektā file: quartus_tlg cpriphy_ftile_hw
3. Palaidiet ip-setup-simulation: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
4. Palaidiet simulācijas skriptu jūsu izvēlētajam atbalstītajam simulatoram. Skripts apkopo un palaiž simulatora testa stendu. Skatiet tabulu Testbench simulācijas soļi.
5. Analizējiet rezultātus. Veiksmīgais testēšanas stends saņēma piecus hiperkadrus un parāda “PASSED”.

3. tabula. Darbības, lai simulētu testa stendu Synopsys VCS* simulatorā

Simulators	Norādījumi
VCS	Komandrindā ierakstiet:
	sh run_vcs.sh
turpinājums…

Simulators	Norādījumi
VCS MX	Komandrindā ierakstiet:
	sh run_vcsmx.sh
ModelSim SE vai Questa vai Questa-Intel FPGA Edition	Komandrindā ierakstiet:
	vsim -do run_vsim.do
	Ja vēlaties simulēt, neizmantojot GUI, ierakstiet:
	vsim -c -do run_vsim.do

Sekojošie sampLe izvade ilustrē veiksmīgu simulācijas testa palaišanu 24.33024 Gbps ar 4 CPRI kanāliem:

Tikai kompilācijas projekta sastādīšana

Lai apkopotu tikai apkopojumu exampprojektā, rīkojieties šādi:

1. Nodrošināt kompilācijas dizainu, piemamppaaudze ir pabeigta.
2. Programmatūrā Intel Quartus Prime Pro Edition atveriet projektu Intel Quartus Prime Pro Editionample_dir>/compilation_test_design/cpriphy_ftile.qpf.
3. Izvēlnē Apstrāde noklikšķiniet uz Sākt kompilāciju.
4. Pēc veiksmīgas apkopošanas jūsu Intel Quartus Prime Pro Edition sesijā ir pieejami pārskati par laiku un resursu izmantošanu.

Saistītā informācija
Uz blokiem balstītas dizaina plūsmas

Dizaina Ex. kompilēšana un konfigurēšanaample aparatūrā

Lai apkopotu aparatūras dizainu, piemample un konfigurējiet to savā Intel Agilex ierīcē, veiciet šīs darbības:

1. Nodrošiniet aparatūras dizainu, piemēram,amppaaudze ir pabeigta.
2. Programmatūrā Intel Quartus Prime Pro Edition atveriet projektu Intel Quartus Primeample_dir>/hardware_test_design/cpriphy_ftile_hw.qpf.
3. Rediģēt .qsf file lai piešķirtu tapas, pamatojoties uz jūsu aparatūru.
4. Izvēlnē Apstrāde noklikšķiniet uz Sākt kompilāciju.
5. Pēc veiksmīgas apkopošanas .sof file ir pieejamsample_dir>/hardware_test_design/output_files direktoriju.

Veiciet šīs darbības, lai programmētu aparatūras dizainu, piemēram,ampIntel Agilex ierīcē:

• Savienojiet Intel Agilex I sērijas raiduztvērēja signāla integritātes izstrādes komplektu ar resursdatoru.
  Piezīme. Izstrādes komplekts pēc noklusējuma ir ieprogrammēts ar pareizām pulksteņa frekvencēm. Lai iestatītu frekvences, nav jāizmanto lietojumprogramma Clock Control.
• Izvēlnē Rīki noklikšķiniet uz Programmētājs.
• Programmētājā noklikšķiniet uz Aparatūras iestatīšana.
• Izvēlieties programmēšanas ierīci.
• Pārliecinieties, vai režīms ir iestatīts uz JTAG.
• Atlasiet Intel Agilex ierīci un noklikšķiniet uz Pievienot ierīci. Programmētājs parāda blokshēmu par savienojumiem starp jūsu plates ierīcēm.
• Rindā ar savu .sof atzīmējiet .sof izvēles rūtiņu.
• Atzīmējiet izvēles rūtiņu kolonnā Programma/Configure.
• Noklikšķiniet uz Sākt.

Saistītā informācija

• Uz blokiem balstītas dizaina plūsmas
• Intel FPGA ierīču programmēšana
• Dizainu analīze un atkļūdošana, izmantojot sistēmas konsoli

Aparatūras dizaina pārbaude Example

Pēc F-Tile CPRI PHY Intel FPGA IP kodola dizaina kompilēšanas kompilēšanasample un konfigurēt to savā Intel Agilex ierīcē, varat izmantot sistēmas konsoli, lai programmētu IP kodolu un tā PHY IP kodola reģistrus.
Lai ieslēgtu sistēmas konsoli un pārbaudītu aparatūras dizainu, piemēram,ample, veiciet šīs darbības:

1. Pēc aparatūras dizaina example ir konfigurēts Intel Agilex ierīcē, programmatūras Intel Quartus Prime Pro Edition izvēlnē Rīki noklikšķiniet uz Sistēmas atkļūdošanas rīki ➤ Sistēmas konsole.
2. Tcl konsoles rūtī ierakstiet cd hwtest, lai mainītu direktoriju uzample_dir>/hardware_test_design/hwtest_sl.
3. Ierakstiet source main_script.tcl, lai atvērtu savienojumu ar JTAG apgūt un sākt testu.

Dizains Piemample Apraksts

Dizains example demonstrē F-Tile CPRI PHY Intel FPGA IP kodola pamata funkcionalitāti. Jūs varat ģenerēt dizainu no Example Design cilne F-Tile CPRI PHY Intel FPGA IP parametru redaktorā.
Lai ģenerētu dizainu, piemample, vispirms ir jāiestata parametru vērtības IP pamata variācijai, ko plānojat ģenerēt savā galaproduktā. Jūs varat izvēlēties ģenerēt dizainu, piemēram,ample ar vai bez RS-FEC funkcijas. RS-FEC funkcija ir pieejama ar 10.1376, 12.1651 un 24.33024 Gbps CPRI līnijas bitu pārraides ātrumu.
4. tabula. F-Tile CPRI PHY Intel FPGA IP Core Feature Matrix

CPRI līnijas bitu pārraides ātrums (Gbps)	RS-FEC atbalsts	Atsauces pulkstenis (MHz)	Deterministiskā latentuma atbalsts
1.2288	Nē	153.6	Jā
2.4576	Nē	153.6	Jā
3.072	Nē	153.6	Jā
4.9152	Nē	153.6	Jā
6.144	Nē	153.6	Jā
9.8304	Nē	153.6	Jā
10.1376	Ar un Bez	184.32	Jā
12.1651	Ar un Bez	184.32	Jā
24.33024	Ar un Bez	184.32	Jā

Funkcijas

• Izveidojiet dizainu, piemēram,ample ar RS-FEC funkciju
• Pamata pakešu pārbaudes iespējas, tostarp turp un atpakaļ latentuma skaitīšana

Simulācijas dizains Piemample

F-Tile CPRI PHY Intel FPGA IP dizains example ģenerē simulācijas testbandu un simulāciju files, kas veido F-Tile CPRI PHY Intel FPGA IP kodolu, kad atlasāt opciju Simulācija.

6. attēls. Blokshēma 10.1316, 12.1651 un 24.33024 Gbps (ar un bez RS-FEC) līniju pārraides ātrumiem

7. attēls. Blokshēma 1.228, 2.4576, 3.072, 4.9152, 6.144 un 9.8304 Gbps līnijas ātrumam

Šajā dizainā example, simulācijas testa stends nodrošina pamata funkcionalitāti, piemēram, startēšanu un bloķēšanas gaidīšanu, pakešu pārsūtīšanu un saņemšanu.
Veiksmīga testa palaišana parāda izvadi, kas apstiprina šādu darbību:

1. Klienta loģika atiestata IP kodolu.
2. Klienta loģika gaida RX datu ceļa izlīdzināšanu.
3. Klienta loģika pārraida hiperkadru TX MII saskarnē un gaida piecus hiperkadru saņemšanu RX MII interfeisā. Hiperkadri tiek pārraidīti un saņemti MII interfeisā saskaņā ar CPRI v7.0 specifikācijām.
   Piezīme: CPRI dizaini, kuru mērķis ir 1.2, 2.4, 3, 4.9, 6.1 un 9.8 Gbps, izmanto 8b/10b interfeisu, un dizaini, kuru mērķis ir 10.1, 12.1 un 24.3 Gbps (ar un bez RS-FEC), izmanto MII interfeisu. Šis dizains, piemample ietver reisu turp un atpakaļ skaitītāju, lai skaitītu ceļojuma latentumu no TX uz RX.
4. Klienta loģika nolasa turp un atpakaļ latentuma vērtību un pārbauda hiperkadru datu saturu un pareizību RX MII pusē, tiklīdz skaitītājs ir pabeidzis turp un atpakaļ latentuma skaitīšanu.

Saistītā informācija

• CPRI specifikācijas

Aparatūras dizains Piemample

8. attēls. Aparatūras dizains Piemample blokshēma

 

Piezīme

1. CPRI modeļi ar 2.4/4.9/9.8 Gb/s CPRI līniju ātrumu izmanto 8b/10b interfeisu, un visi pārējie CPRI līniju ātruma modeļi izmanto MII interfeisu.
2. CPRI modeļiem ar 2.4/4.9/9.8 Gbps CPRI līnijas ātrumiem ir nepieciešams 153.6 MHz raiduztvērēja atsauces pulkstenis, bet visiem pārējiem CPRI līniju ātrumiem ir nepieciešams 184.32 MHz.

F-Tile CPRI PHY Intel FPGA IP kodola aparatūras dizains example ietver šādas sastāvdaļas:

• F-Tile CPRI PHY Intel FPGA IP kodols.
• Pakešu klienta loģikas bloks, kas ģenerē un saņem trafiku.
• Turp un atpakaļ skaitītājs.
• IOPLL, lai ģenerētu sampling pulkstenis deterministiskai latentuma loģikai IP iekšienē un turp un atpakaļ skaitītāja komponents testēšanas stendā.
• Sistēmas PLL, lai ģenerētu sistēmas pulksteņus IP.
• Avalon®-MM adrešu dekodētājs, lai atšifrētu pārkonfigurācijas adrešu telpu CPRI, raiduztvērēja un Ethernet moduļiem pārkonfigurācijas piekļuves laikā.
• Avoti un zondes, lai apstiprinātu atiestatīšanu un uzraudzītu pulksteņus un dažus statusa bitus.
• JTAG kontrolieris, kas sazinās ar sistēmas konsoli. Jūs sazināties ar klienta loģiku, izmantojot sistēmas konsoli.

Interfeisa signāli

5. tabula. Dizains Piemample Interfeisa signāli

Signāls	Virziens	Apraksts
ref_clk100MHz	Ievade	Ievades pulkstenis CSR piekļuvei visās pārkonfigurācijas saskarnēs. Brauciet ar 100 MHz.
i_clk_ref[0]	Ievade	Sistēmas PLL atsauces pulkstenis. Brauciet ar 156.25 MHz.
i_clk_ref[1]	Ievade	Raiduztvērēja atsauces pulkstenis. Brauciet plkst • 153.6 MHz CPRI līnijas ātrumam 1.2, 2.4, 3, 4.9, 6.1 un 9.8 Gbps. • 184.32 MHz CPRI līnijas ātrumam 10.1,12.1, 24.3 un XNUMX Gb/s ar un bez RS-FEC.
i_rx_serial[n]	Ievade	Raiduztvērēja PHY ievades sērijas dati.
o_tx_serial[n]	Izvade	Raiduztvērēja PHY izejas sērijas dati.

Dizains Piemample Reģistri

6. tabula. Dizains Piemample Reģistri

Kanāla numurs	Bāzes adrese (baitu adrese)	Reģistra veids
0	0x00000000	CPRI PHY pārkonfigurācijas reģistri kanālam 0
	0x00100000	Ethernet pārkonfigurācijas reģistri kanālam 0
	0x00200000	Raiduztvērēja pārkonfigurācijas reģistri kanālam 0
1(2)	0x01000000	CPRI PHY pārkonfigurācijas reģistri kanālam 1
	0x01100000	Ethernet pārkonfigurācijas reģistri kanālam 1
	0x01200000	Raiduztvērēja pārkonfigurācijas reģistri kanālam 1
2(2)	0x02000000	CPRI PHY pārkonfigurācijas reģistri kanālam 2
	0x02100000	Ethernet pārkonfigurācijas reģistri kanālam 2
	0x02200000	Raiduztvērēja pārkonfigurācijas reģistri kanālam 2
turpinājums…

Kanāla numurs	Bāzes adrese (baitu adrese)	Reģistra veids
3(2)	0x03000000	CPRI PHY pārkonfigurācijas reģistri kanālam 3
	0x03100000	Ethernet pārkonfigurācijas reģistri kanālam 3
	0x03200000	Raiduztvērēja pārkonfigurācijas reģistri kanālam 3

Šie reģistri tiek rezervēti, ja kanāls netiek izmantots.

F-Tile CPRI PHY Intel FPGA IP dizains Example User Guide Archives

Ja IP kodola versija nav norādīta sarakstā, ir spēkā iepriekšējās IP pamata versijas lietotāja rokasgrāmata.

Intel Quartus Prime versija	IP pamata versija	Lietotāja rokasgrāmata
21.2	2.0.0	F-Tile CPRI PHY Intel FPGA IP dizains Example Lietotāja rokasgrāmata

Dokumentu pārskatīšanas vēsture F-Tile CPRI PHY Intel FPGA IP Design Example Lietotāja rokasgrāmata

Dokumenta versija	Intel Quartus Prime versija	IP versija	Izmaiņas
2021.10.04	21.3	3.0.0	Pievienots atbalsts jauniem simulatoriem sadaļā: Aparatūras un programmatūras prasības. Atjauninātas darbības sadaļā: Dizaina imitācija Example Testbench. Atjauninātas šādas sadaļas ar jaunu līniju tarifa informāciju: Dizains Piemample Apraksts Simulācijas dizains Piemample Interfeisa signāli Atjaunota adrese sadaļā: Dizains Piemample Reģistri.
2021.06.21	21.2	2.0.0	Sākotnējā izlaišana.

Intel korporācija. Visas tiesības aizsargātas. Intel, Intel logotips un citas Intel preču zīmes ir Intel Corporation vai tās meitasuzņēmumu preču zīmes. Intel garantē savu FPGA un pusvadītāju produktu veiktspēju atbilstoši pašreizējām specifikācijām saskaņā ar Intel standarta garantiju, taču patur tiesības jebkurā laikā bez brīdinājuma veikt izmaiņas jebkuros produktos un pakalpojumos. Intel neuzņemas nekādu atbildību vai saistības, kas izriet no jebkādas šeit aprakstītās informācijas, produkta vai pakalpojuma lietojuma vai izmantošanas, izņemot gadījumus, kad Intel ir nepārprotami rakstiski piekritis. Intel klientiem ieteicams iegūt jaunāko ierīces specifikāciju versiju, pirms paļauties uz jebkādu publicētu informāciju un pirms preču vai pakalpojumu pasūtījumu veikšanas.
*Citi nosaukumi un zīmoli var tikt uzskatīti par citu personu īpašumiem.

Dokumenti / Resursi

intel F-Tile CPRI PHY FPGA IP dizains Example [pdfLietotāja rokasgrāmata F-Tile CPRI PHY FPGA IP dizains Example, PHY FPGA IP Design Example, F-Tile CPRI IP Design Example, IP Design Example, IP dizains

Atsauces

• Lietotāja rokasgrāmata