英特爾 F-Tile CPRI PHY FPGA IP 設計示例ample
快速入門指南
F-Tile CPRI PHY 英特爾® FPGA IP 核提供模擬測試平台和硬體設計擴展amp支持編譯和硬件測試的文件。 當您生成設計前ampLE，參數編輯器自動創建 file在硬件中模擬、編譯和測試設計是必需的。
英特爾還提供了僅編譯的 examp可以用來快速估計 IP 內核面積和時序的項目。
F-Tile CPRI PHY Intel FPGA IP 核心提供了產生設計擴充的功能amp適用於所有支援的 CPRI 通道數量和 CPRI 線路位元率組合的檔案。測試台和設計examp此文件支援 F-Tile CPRI PHY Intel FPGA IP 核的多種參數組合。
圖 1. Design Ex 的開發步驟ample
相關資訊
- F-Tile CPRI PHY Intel FPGA IP 使用者指南
- 有關 F-tile CPRI PHY IP 的詳細資訊。
- F-Tile CPRI PHY 英特爾 FPGA IP 發行說明
- IP 版本說明列出了特定版本中的 IP 更改。
硬體和軟體需求
測試前任ample設計，使用以下硬件和軟件：
- 英特爾 Quartus® Prime 專業版軟件
- 系統控制台
- 支援的模擬器：
- 新思科技* VCS*
- 新思科技 VCS MX
- 西門子* EDA ModelSim* SE 或 Questa* — Questa-英特爾 FPGA 版本
生成設計
圖 2. 程序
圖 3. 前ampIP 參數編輯器中的設計標籤
若要建立 Intel Quartus Prime Pro Edition 專案：
- 在英特爾 Quartus Prime 專業版中，點擊 File ➤ New Project Wizard 創建一個新的 Quartus Prime 工程，或者 File ➤ 打開項目以打開現有的 Intel Quartus Prime 項目。 該嚮導會提示您指定一個設備。
- 指定 Agilex 設備系列（I 系列）並選擇滿足所有這些要求的設備：
- 收發器瓦片是 F-瓦片
- 收發器速度等級為-1或-2
- 核心速度等級為-1或-2或-3
- 按一下“完成”。
請依照下列步驟產生 F-Tile CPRI PHY Intel FPGA IP 硬體設計擴展amp樂和測試台：
- 在 IP 目錄中，找到並選擇 F-Tile CPRI PHY Intel FPGA IP。將出現「新 IP 變體」視窗。
- 指定頂級名稱為您的自定義 IP 變體。 參數編輯器將 IP 變體設置保存在 file 命名的.ip。
- 單擊確定。 出現參數編輯器。
- 在 IP 選項卡上，為您的 IP 內核變體指定參數。
- 在前ample 設計選項卡，在 Ex 下amp設計 Files，選擇“模擬”選項來產生測試平台和僅編譯項目。選擇 Synthesis 選項產生硬體設計 examp樂。 您必須至少選擇 Simulation 和 Synthesis 選項之一才能生成設計示例amp勒。
- 在前amp在「設計」標籤的「產生的 HDL 格式」下，選擇 Verilog HDL 或 VHDL。如果選擇VHDL，則必須使用混合語言模擬器來模擬測試平台。 ex_ 中的被測設備目錄是VHDL模型，但是主要的測試平台 file 是一個系統 Verilog file.
- 單擊生成 Example 設計按鈕。 選擇前任amp出現 le Design Directory 窗口。
- 如果你想修改設計前amp顯示預設值的檔案目錄路徑或名稱 (cpriphy_ftile_0_example_design), 瀏覽到新路徑並輸入新設計 examp文件目錄名 (ample_dir>）。
目錄結構
F-Tile CPRI PHY Intel FPGA IP 核心設計擴展ample file 目錄包含以下生成的 files 為設計前amp勒。
圖 4. 產生的 Ex 的目錄結構amp設計
表 1. 測試平台 File 說明
| File 名稱 | 描述 |
| 關鍵測試台和仿真 Files | |
| <設計_example_dir>/前ample_testbench/basic_avl_tb_top.sv | 頂層測試平台 file。測試平台實例化 DUT 包裝器並執行 Verilog HDL 任務來產生和接受資料包。 |
| <設計_example_dir>/前ample_testbench/cpriphy_ftile_wrapper.sv | 用於實例化 DUT 和其他測試台組件的 DUT 包裝器。 |
| 測試台腳本(1) | |
| <設計_example_dir>/前ample_testbench/run_vsim.do | 用於執行測試平台的西門子 EDA ModelSim SE 或 Questa 或 Questa-Intel FPGA Edition 腳本。 |
| <設計_example_dir>/前ample_testbench/run_vcs.sh | 用於運行測試平台的 Synopsys VCS 腳本。 |
| <設計_example_dir>/前ample_testbench/run_vcsmx.sh | Synopsys VCS MX 腳本（將 Verilog HDL 和 SystemVerilog 與 VHDL 結合）執行測試平台。 |
忽略任何其他模擬器腳本ample_dir>/example_testbench/資料夾。
表 2. 硬件設計示例ample File 說明
| File 名稱 | 說明 |
| <設計_example_dir>/hardware_test_design/cpriphy_ftile_hw.qpf | 英特爾 Quartus Prime 項目 file. |
| <設計_example_dir>/hardware_test_design/cpriphy_ftile_hw.qsf | Intel Quartus Prime 專案設置 file. |
| <設計_example_dir>/hardware_test_design/cpriphy_ftile_hw.sdc | Synopsys 設計約束 files。您可以複製並修改這些 file適用於您自己的英特爾 Agilex™ 設計。 |
| <設計_example_dir>/hardware_test_design/cpriphy_ftile_hw.v | 頂層 Verilog HDL 設計實例ample file. |
| <設計_example_dir>/hardware_test_design/cpriphy_ftile_wrapper.sv | 用於實例化 DUT 和其他測試台組件的 DUT 包裝器。 |
| <設計_example_dir>/hardware_test_design/hwtest_sl/main_script.tcl | 主要的 file 用於訪問系統控制台。 |
模擬設計實例amp測試平台
圖 5. 程序
按照以下步驟模擬測試台：
- 在命令提示字元下，切換到testbench模擬目錄ample_dir>/example_testbench。光碟/前任ample_testbench
- 在產生的項目上執行 quartus_tlg file：quartus_tlg cpriphy_ftile_hw
- 運行 ip-setup-simulation： ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
- 為您選擇的支援的模擬器執行模擬腳本。該腳本在模擬器中編譯並執行測試平台。請參閱表模擬測試台的步驟。
- 分析結果。成功的測試平台收到了五個超幀，並顯示“PASSED”。
表 3. 在 Synopsys VCS* 模擬器中模擬測試平台的步驟
| 模擬器 | 指示 | |
| VCS | 在命令行中，鍵入： | |
| sh run_vcs.sh | ||
| 持續… | ||
| 模擬器 | 指示 | |
| 風控系統MX | 在命令行中，鍵入： | |
| sh run_vcsmx.sh | ||
| ModelSim SE 或 Questa 或 Questa-Intel FPGA 版本 | 在命令行中，鍵入： | |
| vsim -do run_vsim.do | ||
| 如果您希望在不啟動 GUI 的情況下進行模擬，請輸入： | ||
| vsim -c -do run_vsim.do | ||
以下的amp文件輸出說明了使用 24.33024 個 CPRI 通道對 4 Gbps 進行的成功模擬測試運行：
編譯僅編譯項目
編譯只編譯的 example 項目，請按照下列步驟操作：
- 確保編譯設計前ample生成完成。
- 在 Intel Quartus Prime Pro Edition 軟體中，開啟 Intel Quartus Prime Pro Edition 項目ample_dir>/compilation_test_design/cpriphy_ftile.qpf。
- 在處理菜單上，單擊開始編譯。
- 成功編譯後，您可以在 Intel Quartus Prime Pro Edition 工作階段中取得時序和資源利用率報表。
相關資訊
基於區塊的設計流程
編譯和配置 Design Examp硬件中的文件
編譯硬體設計examp文件並在您的 Intel Agilex 設備上配置它，請按照以下步驟操作：
- 確保硬體設計example生成完成。
- 在英特爾 Quartus Prime 專業版軟件中，打開英特爾 Quartus Prime 工程ample_dir>/hardware_test_design/cpriphy_ftile_hw.qpf。
- 編輯 .qsf file 根據您的硬體分配引腳。
- 在處理菜單上，單擊開始編譯。
- 編譯成功後，一個.sof file 可用於ample_dir>/hardware_test_design/output_file目錄。
請依照以下步驟對硬體設計擴充進行編程ampIntel Agilex 設備上的文件：
- 將 Intel Agilex I 系列收發器訊號完整性開發套件連接至主機。
注意：開發套件預設使用正確的時脈頻率進行預先編程。您不需要使用時鐘控制應用程式來設定頻率。 - 在工具菜單上，單擊程序員。
- 在編程器中，單擊硬件設置。
- 選擇一個編程設備。
- 確保模式設置為 JTAG.
- 選擇 Intel Agilex 裝置並點選新增裝置。編程器顯示板上裝置之間連接的框圖。
- 在您的 .sof 所在行中，選中 .sof 對應的複選框。
- 選中程序/配置列中的框。
- 單擊開始。
相關資訊
- 基於區塊的設計流程
- 編程英特爾 FPGA 設備
- 使用系統控制台分析和調試設計
測試硬件設計實例ample
編譯 F-Tile CPRI PHY Intel FPGA IP 核心設計 ex 後amp檔案並在您的 Intel Agilex 裝置上進行設定後，您可以使用系統控制台對 IP 核心及其 PHY IP 核暫存器進行程式設計。
打開系統控制台並測試硬件設計amp樂，請按照下列步驟操作：
- 經過硬體設計後amp文件在 Intel Agilex 裝置上配置，在 Intel Quartus Prime Pro Edition 軟體的 Tools 選單上，按一下 System Debugging Tools ➤ System Console。
- 在 Tcl 控制台窗格中，鍵入 cd hwtest 將目錄變更為ample_dir>/hardware_test_design/hwtest_sl。
- 輸入 source main_script.tcl 開啟與 J 的連接TAG 掌握並開始測試。
設計防爆amp文件說明
設計前amp該文件演示了 F-Tile CPRI PHY Intel FPGA IP 核的基本功能。您可以從 Ex 產生設計ampF-Tile CPRI PHY Intel FPGA IP 參數編輯器中的 Design 標籤。
生成設計前amp在該檔案中，您必須先為您想要在最終產品中產生的 IP 核變體設定參數值。您可以選擇產生設計examp有或沒有 RS-FEC 功能的檔案。 RS-FEC 功能適用於 10.1376、12.1651 和 24.33024 Gbps CPRI 線路位元率。
表 4. F-Tile CPRI PHY Intel FPGA IP 核能特性表
| CPRI 線路位元率 (Gbps) | RS-FEC 支持 | 參考時脈（MHz） | 確定性延遲支持 |
| 1.2288 | 不 | 153.6 | 是的 |
| 2.4576 | 不 | 153.6 | 是的 |
| 3.072 | 不 | 153.6 | 是的 |
| 4.9152 | 不 | 153.6 | 是的 |
| 6.144 | 不 | 153.6 | 是的 |
| 9.8304 | 不 | 153.6 | 是的 |
| 10.1376 | 有和沒有 | 184.32 | 是的 |
| 12.1651 | 有和沒有 | 184.32 | 是的 |
| 24.33024 | 有和沒有 | 184.32 | 是的 |
特徵
- 生成設計前amp具有 RS-FEC 功能的文件
- 基本資料包檢查功能，包括往返延遲計數
仿真設計Example
F-Tile CPRI PHY 英特爾 FPGA IP 設計擴展ample 生成模擬測試平台和模擬 file當您選擇「類比」選項時，將實例化 F-Tile CPRI PHY Intel FPGA IP 核心。
圖 6. 10.1316、12.1651 和 24.33024 Gbps（有和沒有 RS-FEC）線路速率的框圖
圖 7. 1.228、2.4576、3.072、4.9152、6.144 和 9.8304 Gbps 線路速率的框圖
在這個設計前amp文件中，模擬測試台提供了啟動和等待鎖定、傳送和接收資料包等基本功能。
成功的測試運行顯示確認以下行為的輸出：
- 客戶端邏輯重置IP核。
- 客戶端邏輯等待 RX 資料路徑對齊。
- 用戶端邏輯在 TX MII 介面上傳輸超幀，並等待 RX MII 介面上接收五個超幀。超幀根據 CPRI v7.0 規範在 MII 介面上發送和接收。
筆記： 針對 1.2、2.4、3、4.9、6.1 和 9.8 Gbps 線速的 CPRI 設計使用 8b/10b 接口，針對 10.1、12.1 和 24.3 Gbps（帶或不帶 RS-FEC）的設計使用 MII 接口。這個設計前amp檔案包含一個往返計數器，用於計算從 TX 到 RX 的往返延遲。 - 一旦計數器完成往返延遲計數，客戶端邏輯就會讀取往返延遲值並檢查 RX MII 側超幀資料的內容和正確性。
相關資訊
- CPRI 規格
硬件設計實例ample
圖 8. 硬體設計實例amp框圖
筆記
- 具有 2.4/4.9/9.8 Gbps CPRI 線速的 CPRI 設計使用 8b/10b 接口，所有其他 CPRI 線速設計使用 MII 接口。
- 具有 2.4/4.9/9.8 Gbps CPRI 線速的 CPRI 設計需要 153.6 MHz 收發器參考時鐘，所有其他 CPRI 線速需要 184.32 MHz。
F-Tile CPRI PHY Intel FPGA IP 核硬體設計擴展amp文件包含以下組件：
- F-Tile CPRI PHY Intel FPGA IP 核。
- 產生和接收流量的資料包客戶端邏輯區塊。
- 往返櫃檯。
- IOPLL 生成 sampIP 內部確定性延遲邏輯的時鐘，以及測試台上的往返計數器組件。
- 系統 PLL 為 IP 產生系統時脈。
- Avalon®-MM 位址解碼器用於在重配置存取期間解碼 CPRI、收發器和乙太網路模組的重配置位址空間。
- 用於斷言重設並監視時鐘和一些狀態位的來源和探針。
- JTAG 與系統控制台通訊的控制器。您透過系統控制台與客戶端邏輯進行通訊。
接口信號
表 5. 設計實例amp接口信號
| 訊號 | 方向 | 描述 |
| ref_clk100MHz | 輸入 | 所有重配置介面上 CSR 存取的輸入時脈。以 100 MHz 驅動。 |
| i_clk_ref[0] | 輸入 | 系統 PLL 的參考時脈。以 156.25 MHz 驅動。 |
| i_clk_ref[1] | 輸入 | 收發器參考時鐘。開車於
• 153.6 MHz，適用於CPRI 線路速率1.2、2.4、3、4.9、6.1 和9.8 Gbps。 • 184.32 MHz，適用於有或沒有RS-FEC 的CPRI 線路速率10.1,12.1、24.3 和XNUMX Gbps。 |
| i_rx_串行[n] | 輸入 | 收發器 PHY 輸入串行數據。 |
| o_tx_serial[n] | 輸出 | 收發器 PHY 輸出串行數據。 |
設計防爆amp文件寄存器
表 6. 設計Examp文件寄存器
| 頻道數 | 基底位址（位元組位址） | 註冊類型 |
|
0 |
0x00000000 | 通道 0 的 CPRI PHY 重新配置暫存器 |
| 0x00100000 | 通道 0 的乙太網路重新配置暫存器 | |
| 0x00200000 | 頻道 0 的收發器重配置暫存器 | |
|
1(2) |
0x01000000 | 通道 1 的 CPRI PHY 重新配置暫存器 |
| 0x01100000 | 通道 1 的乙太網路重新配置暫存器 | |
| 0x01200000 | 頻道 1 的收發器重配置暫存器 | |
|
2(2) |
0x02000000 | 通道 2 的 CPRI PHY 重新配置暫存器 |
| 0x02100000 | 通道 2 的乙太網路重新配置暫存器 | |
| 0x02200000 | 頻道 2 的收發器重配置暫存器 | |
| 持續… | ||
| 頻道數 | 基底位址（位元組位址） | 註冊類型 |
|
3(2) |
0x03000000 | 通道 3 的 CPRI PHY 重新配置暫存器 |
| 0x03100000 | 通道 3 的乙太網路重新配置暫存器 | |
| 0x03200000 | 頻道 3 的收發器重配置暫存器 |
如果不使用通道，這些暫存器將被保留。
F-Tile CPRI PHY 英特爾 FPGA IP 設計Examp用戶指南檔案
如果未列出 IP 核版本，則適用先前 IP 核版本的用戶指南。
| 英特爾 Quartus Prime 版本 | IP核版本 | 使用者指南 |
| 21.2 | 2.0.0 | F-Tile CPRI PHY 英特爾 FPGA IP 設計Examp用戶指南 |
F-Tile CPRI PHY Intel FPGA IP Design Ex 的文檔修訂歷史amp用戶指南
| 檔案版本 | 英特爾 Quartus Prime 版本 | IP版本 | 變化 |
| 2021.10.04 | 21.3 | 3.0.0 |
|
| 2021.06.21 | 21.2 | 2.0.0 | 初次發布。 |
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*其他名稱和品牌可能被聲稱為其他人的財產。
文件/資源
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英特爾 F-Tile CPRI PHY FPGA IP 設計示例ample [pdf] 使用者指南 F-Tile CPRI PHY FPGA IP 設計實例amp文件，PHY FPGA IP 設計Examp文件，F-Tile CPRI IP 設計Example，IP設計Example，IP設計 |
