intel F-Tile CPRI PHY FPGA IP Design Přample

Rychlý průvodce

Jádro F-Tile CPRI PHY Intel® FPGA IP poskytuje simulační testovací prostředí a hardwarový design example, který podporuje kompilaci a testování hardwaru. Když vygenerujete návrh napřample, editor parametrů automaticky vytvoří fileJe to nezbytné k simulaci, kompilaci a testování návrhu v hardwaru.
Intel také poskytuje exampprojekt, který můžete použít k rychlému odhadu základní oblasti a načasování IP.
Jádro F-Tile CPRI PHY Intel FPGA IP poskytuje schopnost generovat design exampsouborů pro všechny podporované kombinace počtu kanálů CPRI a bitových rychlostí linky CPRI. Testbench a design exampPodporuje četné kombinace parametrů jádra F-Tile CPRI PHY Intel FPGA IP.

Obrázek 1. Vývojové kroky pro návrh Přample

Související informace

• Uživatelská příručka F-Tile CPRI PHY Intel FPGA IP
  • Podrobné informace o F-tile CPRI PHY IP.
• Poznámky k vydání F-Tile CPRI PHY Intel FPGA IP
  • Poznámky k verzi IP obsahují seznam změn IP v konkrétní verzi.

Hardwarové a softwarové požadavky

Chcete-li otestovat example design, použijte následující hardware a software:

• Software Intel Quartus® Prime Pro Edition
• Systémová konzole
• Podporované simulátory:
  • Synopsys* VCS*
  • Synopsys VCS MX
  • Siemens* EDA ModelSim* SE nebo Questa*— Questa-Intel FPGA Edition

Generování návrhu

Obrázek 2. Postup

Obrázek 3. Přample Karta Design v Editoru parametrů IP

Vytvoření projektu Intel Quartus Prime Pro Edition:

1. V Intel Quartus Prime Pro Edition klepněte na File ➤ Průvodce novým projektem pro vytvoření nového projektu Quartus Prime nebo File ➤ Otevřete projekt a otevřete existující projekt Intel Quartus Prime. Průvodce vás vyzve k zadání zařízení.
2. Zadejte rodinu zařízení Agilex (série I) a vyberte zařízení, které splňuje všechny tyto požadavky:
   • Dlaždice transceiveru je F-dlaždice
   • Stupeň rychlosti transceiveru je -1 nebo -2
   • Stupeň rychlosti jádra je -1 nebo -2 nebo -3
3. Klepněte na tlačítko Dokončit.

Postupujte podle těchto kroků a vygenerujte hardwarový design F-Tile CPRI PHY Intel FPGA IP example a testbench:

1. V katalogu IP vyhledejte a vyberte F-Tile CPRI PHY Intel FPGA IP. Zobrazí se okno Nová varianta IP.
2. Zadejte název nejvyšší úrovně pro vaši vlastní variaci IP. Editor parametrů uloží nastavení variace IP do a file jmenoval .ip.
3. Klepněte na tlačítko OK. Zobrazí se editor parametrů.
4. Na kartě IP zadejte parametry pro variaci jádra IP.
5. Na Example Záložka Návrh pod Přample Design Files, vyberte možnost Simulace pro vygenerování testovací plochy a projektu pouze pro kompilaci. Chcete-li vygenerovat návrh hardwaru, vyberte možnost Synthesisample. Chcete-li vytvořit návrh, musíte vybrat alespoň jednu z možností Simulace a Syntézaample.
6. Na ExampNa kartě Návrh v části Generovaný formát HDL vyberte Verilog HDL nebo VHDL. Pokud zvolíte VHDL, musíte simulovat testovací lavici pomocí simulátoru se smíšeným jazykem. Testované zařízení v ex_ adresář je VHDL model, ale hlavní testbench file je systémový Verilog file.
7. Klepněte na tlačítko Generate Example Design tlačítko. Výběrový příkladample Zobrazí se okno Design Directory.
8. Pokud chcete upravit design napřampcesta nebo název adresáře souboru ze zobrazených výchozích hodnot (cpriphy_ftile_0_example_design), přejděte na novou cestu a zadejte nový design exampnázev adresáře (ample_dir>).

Struktura adresáře

Konstrukce jádra F-Tile CPRI PHY Intel FPGA IP example file adresáře obsahují následující vygenerované files pro design napřample.

Obrázek 4. Struktura adresáře vygenerovaného souboru Example Design

Tabulka 1. Testbench File Popisy

File Jména	Popis
Key Testbench a simulace Files
<design_example_dir>/ example_testbench/basic_avl_tb_top.sv	Testbench nejvyšší úrovně file. Testbench vytvoří instanci DUT wrapper a spustí úlohy Verilog HDL pro generování a přijímání paketů.
<design_example_dir>/ example_testbench/ cpriphy_ftile_wrapper.sv	DUT wrapper, který vytváří instanci DUT a dalších komponent testbench.
Testbench skripty (1)
<design_example_dir>/ example_testbench/run_vsim.do	Skript Siemens EDA ModelSim SE nebo Questa nebo Questa-Intel FPGA Edition pro spuštění testbench.
<design_example_dir>/ example_testbench/run_vcs.sh	Skript Synopsys VCS pro spuštění testbench.
<design_example_dir>/ example_testbench/run_vcsmx.sh	Skript Synopsys VCS MX (v kombinaci Verilog HDL a SystemVerilog s VHDL) pro spuštění testovacího počítače.

Ignorujte jakýkoli jiný skript simulátoru vample_dir>/exampsložka le_testbench/.

Tabulka 2. Konstrukce hardwaru Přample File Popisy

File Jména	Popisy
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf	Projekt Intel Quartus Prime file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf	Nastavení projektu Intel Quartus Prime file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc	Omezení návrhu Synopsys files. Můžete je kopírovat a upravovat files pro váš vlastní design Intel Agilex™.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v	Špičkový design Verilog HDL example file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv	DUT wrapper, který vytváří instanci DUT a dalších komponent testbench.
<design_example_dir>/hardware_test_design/ hwtest_sl/main_script.tcl	Hlavní file pro přístup k systémové konzoli.

Simulace návrhu Přample Testbench

Obrázek 5. Postup

Chcete-li simulovat testovací lavici, postupujte takto:

1. Na příkazovém řádku přejděte do adresáře simulace testbenchample_dir>/example_testbench. CD /přample_testbench
2. Spusťte quartus_tlg na vygenerovaném projektu file: quartus_tlg cpriphy_ftile_hw
3. Spusťte ip-setup-simulation: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
4. Spusťte simulační skript pro podporovaný simulátor podle vašeho výběru. Skript zkompiluje a spustí testbench v simulátoru. Viz tabulka Kroky k simulaci Testbench.
5. Analyzujte výsledky. Úspěšný testbench obdržel pět hyperrámců a zobrazí „PASSED“.

Tabulka 3. Kroky k simulaci Testbench v Synopsys VCS* Simulatoru

Simulátor	Instrukce
VCS	Do příkazového řádku napište:
	sh run_vcs.sh
pokračování…

Simulátor	Instrukce
VCS MX	Do příkazového řádku napište:
	sh run_vcsmx.sh
ModelSim SE nebo Questa nebo Questa-Intel FPGA Edition	Do příkazového řádku napište:
	vsim -do run_vsim.do
	Pokud dáváte přednost simulaci bez vyvolání GUI, zadejte:
	vsim -c -do run_vsim.do

Následující sampVýstup souboru ilustruje úspěšný simulační test pro 24.33024 Gb/s se 4 kanály CPRI:

Kompilace projektu pouze pro kompilaci

Chcete-li sestavit pouze kompilaci example project, postupujte takto:

1. Zajistěte návrh kompilace napřampgenerace je dokončena.
2. V softwaru Intel Quartus Prime Pro Edition otevřete projekt Intel Quartus Prime Pro Editionample_dir>/compilation_test_design/cpriphy_ftile.qpf.
3. V nabídce Zpracování klepněte na tlačítko Spustit kompilaci.
4. Po úspěšné kompilaci jsou v relaci Intel Quartus Prime Pro Edition k dispozici zprávy o načasování a využití zdrojů.

Související informace
Blokové návrhové toky

Kompilace a konfigurace návrhu Přample v Hardware

Pro sestavení návrhu hardwaru napřampa nakonfigurujte jej na svém zařízení Intel Agilex, postupujte takto:

1. Zajistěte návrh hardwaru napřampgenerace je dokončena.
2. V softwaru Intel Quartus Prime Pro Edition otevřete projekt Intel Quartus Primeample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf.
3. Upravte soubor .qsf file k přiřazení pinů na základě vašeho hardwaru.
4. V nabídce Zpracování klepněte na tlačítko Spustit kompilaci.
5. Po úspěšné kompilaci byl vytvořen soubor .sof file je k dispozici vample_dir>/hardware_test_design/output_files adresář.

Při programování návrhu hardwaru postupujte podle následujících krokůample na zařízení Intel Agilex:

• Připojte sadu Intel Agilex I-series Transceiver Signal Integrity Development Kit k hostitelskému počítači.
  Poznámka: Vývojová sada je standardně předprogramována se správnými hodinovými frekvencemi. K nastavení frekvencí není nutné používat aplikaci Clock Control.
• V nabídce Nástroje klepněte na příkaz Programátor.
• V Programátoru klikněte na Nastavení hardwaru.
• Vyberte programovací zařízení.
• Ujistěte se, že je režim nastaven na JTAG.
• Vyberte zařízení Intel Agilex a klikněte na Přidat zařízení. Programátor zobrazí blokové schéma spojení mezi zařízeními na vaší desce.
• V řádku s vaším .sof zaškrtněte políčko pro .sof.
• Zaškrtněte políčko ve sloupci Program/Konfigurovat.
• Klepněte na tlačítko Start.

Související informace

• Blokové návrhové toky
• Programování zařízení Intel FPGA
• Analýza a ladění návrhů pomocí systémové konzoly

Testování návrhu hardwaru Přample

Poté, co zkompilujete F-Tile CPRI PHY Intel FPGA IP core design exampPokud jej nakonfigurujete na svém zařízení Intel Agilex, můžete pomocí System Console naprogramovat jádro IP a jeho registry PHY IP jádra.
Chcete-li zapnout systémovou konzolu a otestovat návrh hardwaru, napřample, postupujte takto:

1. Po návrhu hardwaru exampje nakonfigurován na zařízení Intel Agilex, v softwaru Intel Quartus Prime Pro Edition v nabídce Nástroje klikněte na Nástroje ladění systému ➤ Systémová konzola.
2. V podokně Tcl Console zadejte cd hwtest, do kterého chcete změnit adresářample_dir>/hardware_test_design/hwtest_sl.
3. Napište source main_script.tcl pro otevření připojení k JTAG master a spusťte test.

Design Přample Popis

Design example demonstruje základní funkcionalitu jádra F-Tile CPRI PHY Intel FPGA IP. Návrh můžete vygenerovat z Example Záložka Design v editoru parametrů IP F-Tile CPRI PHY Intel FPGA.
Pro vytvoření návrhu napřample, musíte nejprve nastavit hodnoty parametrů pro variaci jádra IP, kterou chcete generovat ve svém koncovém produktu. Můžete si vybrat generování návrhu napřample s nebo bez funkce RS-FEC. Funkce RS-FEC je k dispozici s přenosovými rychlostmi linky CPRI 10.1376, 12.1651 a 24.33024 Gbps.
Tabulka 4. F-Tile CPRI PHY Intel FPGA IP Core Feature Matrix

Bitová rychlost linky CPRI (Gbps)	Podpora RS-FEC	Referenční hodiny (MHz)	Podpora deterministické latence
1.2288	Žádný	153.6	Ano
2.4576	Žádný	153.6	Ano
3.072	Žádný	153.6	Ano
4.9152	Žádný	153.6	Ano
6.144	Žádný	153.6	Ano
9.8304	Žádný	153.6	Ano
10.1376	S a bez	184.32	Ano
12.1651	S a bez	184.32	Ano
24.33024	S a bez	184.32	Ano

Vlastnosti

• Vytvořte návrh napřample s funkcí RS-FEC
• Základní možnosti kontroly paketů, včetně počtu zpoždění zpáteční cesty

Návrh simulace Přample

F-Tile CPRI PHY Intel FPGA IP design example vygeneruje simulační testbench a simulaci files, která vytvoří instanci jádra F-Tile CPRI PHY Intel FPGA IP, když vyberete možnost Simulace.

Obrázek 6. Blokové schéma pro linky 10.1316, 12.1651 a 24.33024 Gbps (s a bez RS-FEC)

Obrázek 7. Blokové schéma pro rychlost linky 1.228, 2.4576, 3.072, 4.9152, 6.144 a 9.8304 Gb/s

V tomto provedení napřample, simulační testbench poskytuje základní funkce, jako je spouštění a čekání na uzamčení, vysílání a přijímání paketů.
Úspěšný testovací běh zobrazí výstup potvrzující následující chování:

1. Logika klienta resetuje jádro IP.
2. Klientská logika čeká na zarovnání datové cesty RX.
3. Klientská logika vysílá hyperrámce na rozhraní TX MII a čeká na přijetí pěti hyperrámců na rozhraní RX MII. Hyperrámce jsou přenášeny a přijímány na rozhraní MII podle specifikací CPRI v7.0.
   Poznámka: Návrhy CPRI, které cílí na rychlost linky 1.2, 2.4, 3, 4.9, 6.1 a 9.8 Gb/s, používají rozhraní 8b/10b a návrhy, které se zaměřují na 10.1, 12.1 a 24.3 Gb/s (s nebo bez RS-FEC), používají rozhraní MII. Tento design example obsahuje počítadlo zpáteční cesty pro počítání zpoždění zpáteční cesty z TX do RX.
4. Klientská logika čte hodnotu latence zpáteční cesty a kontroluje obsah a správnost dat hyperrámců na straně RX MII, jakmile počítadlo dokončí počítání latence zpáteční cesty.

Související informace

• Specifikace CPRI

Hardware Design Přample

Obrázek 8. Návrh hardwaru Přample Blokový diagram

 

Poznámka

1. Návrhy CPRI s rychlostmi linek CPRI 2.4/4.9/9.8 Gb/s používají rozhraní 8b/10b a všechny ostatní návrhy rychlostí linek CPRI používají rozhraní MII.
2. Návrhy CPRI s linkovými rychlostmi CPRI 2.4/4.9/9.8 Gb/s potřebují referenční takt transceiveru 153.6 MHz a všechny ostatní linky CPRI potřebují 184.32 MHz.

Hardwarový design jádra F-Tile CPRI PHY Intel FPGA IP example obsahuje následující komponenty:

• F-Tile CPRI PHY Intel FPGA IP jádro.
• Paketový klientský logický blok, který generuje a přijímá provoz.
• Počítadlo zpáteční cesty.
• IOPLL pro generování sampling clock pro deterministickou logiku latence uvnitř IP a komponenta zpětného počítadla na testbench.
• System PLL pro generování systémových hodin pro IP.
• Dekodér adres Avalon®-MM pro dekódování prostoru adres pro rekonfiguraci pro moduly CPRI, Transceiver a Ethernet během rekonfiguračních přístupů.
• Zdroje a sondy pro potvrzení resetů a sledování hodin a několika stavových bitů.
• JTAG řadič, který komunikuje se systémovou konzolí. S klientskou logikou komunikujete prostřednictvím System Console.

Signály rozhraní

Tabulka 5. Návrh Přample Signály rozhraní

Signál	Směr	Popis
ref_clk100MHz	Vstup	Vstupní hodiny pro přístup CSR na všech rekonfiguračních rozhraních. Pohon na 100 MHz.
i_clk_ref[0]	Vstup	Referenční hodiny pro System PLL. Frekvence 156.25 MHz.
i_clk_ref[1]	Vstup	Referenční hodiny transceiveru. Jeďte v • 153.6 MHz pro rychlost linky CPRI 1.2, 2.4, 3, 4.9, 6.1 a 9.8 Gb/s. • 184.32 MHz pro rychlost linky CPRI 10.1,12.1, 24.3 a XNUMX Gb/s s a bez RS-FEC.
i_rx_serial[n]	Vstup	Transceiver PHY vstupní sériová data.
o_tx_serial[n]	Výstup	Transceiver PHY vysílá sériová data.

Design Přample Registry

Tabulka 6. Návrh Přample Registry

Číslo kanálu	Základní adresa (bajtová adresa)	Typ registrace
0	0x00000000	Registry rekonfigurace CPRI PHY pro kanál 0
	0x00100000	Registry Ethernet Reconfiguration pro kanál 0
	0x00200000	Registry rekonfigurace transceiveru pro kanál 0
1(2)	0x01000000	Registry rekonfigurace CPRI PHY pro kanál 1
	0x01100000	Registry Ethernet Reconfiguration pro kanál 1
	0x01200000	Registry rekonfigurace transceiveru pro kanál 1
2(2)	0x02000000	Registry rekonfigurace CPRI PHY pro kanál 2
	0x02100000	Registry Ethernet Reconfiguration pro kanál 2
	0x02200000	Registry rekonfigurace transceiveru pro kanál 2
pokračování…

Číslo kanálu	Základní adresa (bajtová adresa)	Typ registrace
3(2)	0x03000000	Registry rekonfigurace CPRI PHY pro kanál 3
	0x03100000	Registry Ethernet Reconfiguration pro kanál 3
	0x03200000	Registry rekonfigurace transceiveru pro kanál 3

Tyto registry jsou rezervovány, pokud se kanál nepoužívá.

F-Tile CPRI PHY Intel FPGA IP Design Přample Archiv uživatelských příruček

Pokud není uvedena verze jádra IP, platí uživatelská příručka pro předchozí verzi jádra IP.

Verze Intel Quartus Prime	Základní verze IP	Uživatelská příručka
21.2	2.0.0	F-Tile CPRI PHY Intel FPGA IP Design Přample Uživatelská příručka

Historie revizí dokumentu pro F-Tile CPRI PHY Intel FPGA IP Design Přample Uživatelská příručka

Verze dokumentu	Verze Intel Quartus Prime	IP verze	Změny
2021.10.04	21.3	3.0.0	Přidána podpora pro nové simulátory v sekci: Hardwarové a softwarové požadavky. Aktualizované kroky v sekci: Simulace návrhu Přample Testbench. V následujících sekcích byly aktualizovány nové informace o sazbě linek: Design Přample Popis Návrh simulace Přample Signály rozhraní Aktualizována adresa v sekci: Design Přample Registry.
2021.06.21	21.2	2.0.0	Počáteční vydání.

Intel Corporation. Všechna práva vyhrazena. Intel, logo Intel a další značky Intel jsou ochranné známky společnosti Intel Corporation nebo jejích dceřiných společností. Společnost Intel zaručuje výkon svých FPGA a polovodičových produktů podle aktuálních specifikací v souladu se standardní zárukou společnosti Intel, ale vyhrazuje si právo provádět změny jakýchkoli produktů a služeb kdykoli bez upozornění. Společnost Intel nepřebírá žádnou odpovědnost nebo závazky vyplývající z aplikace nebo použití jakýchkoli informací, produktů nebo služeb zde popsaných, s výjimkou případů, kdy je společnost Intel výslovně písemně odsouhlasena. Zákazníkům společnosti Intel se doporučuje získat nejnovější verzi specifikací zařízení předtím, než se budou spoléhat na jakékoli zveřejněné informace a než zadají objednávky na produkty nebo služby.
*Jiná jména a značky mohou být nárokovány jako vlastnictví jiných.

Dokumenty / zdroje

intel F-Tile CPRI PHY FPGA IP Design Přample [pdfUživatelská příručka F-Tile CPRI PHY FPGA IP Design Přample, PHY FPGA IP Design Přample, F-Tile CPRI IP Design Přample, IP Design Přample, IP Design

Reference

• Uživatelská příručka