एफ-टाइल इंटरलेकन इंटेल एफपीजीए आईपी डिजाइन एक्सample
तुरत प्रारम्भ निर्देशिका
एफ-टाइल इंटरलेकन Intel® FPGA IP कोर एक सिमुलेशन टेस्टबेंच प्रदान करता है। एक हार्डवेयर डिजाइन उदाample जो संकलन और हार्डवेयर परीक्षण का समर्थन करता है, Intel Quartus® Prime Pro Edition सॉफ़्टवेयर संस्करण 21.4 में उपलब्ध होगा। जब आप डिज़ाइन पूर्व उत्पन्न करते हैंampले, पैरामीटर संपादक स्वचालित रूप से बनाता है fileडिजाइन का अनुकरण, संकलन और परीक्षण करना आवश्यक है।
टेस्टबेंच और डिजाइन पूर्वampएल एफ-टाइल उपकरणों के लिए एनआरजेड और पीएएम4 मोड का समर्थन करता है। एफ-टाइल इंटरलेकन इंटेल एफपीजीए आईपी कोर डिजाइन पूर्व उत्पन्न करता हैampलेन और डेटा दरों की संख्या के निम्नलिखित समर्थित संयोजनों के लिए लेस।
लेन और डेटा दरों की संख्या का आईपी समर्थित संयोजन
Intel Quartus Prime Pro Edition सॉफ़्टवेयर संस्करण 21.3 में निम्न संयोजन समर्थित हैं। अन्य सभी संयोजन इंटेल क्वार्टस प्राइम प्रो संस्करण के भविष्य के संस्करण में समर्थित होंगे।
|
गलियों की संख्या |
लेन दर (जीबीपीएस) | ||||
| 6.25 | 10.3125 | 12.5 | 25.78125 | 53.125 | |
| 4 | हाँ | – | हाँ | हाँ | – |
| 6 | – | – | – | हाँ | हाँ |
| 8 | – | – | हाँ | हाँ | – |
| 10 | – | – | हाँ | हाँ | – |
| 12 | – | हाँ | हाँ | हाँ | – |
चित्रा 1. डिजाइन पूर्व के लिए विकास कदमample
टिप्पणी: हार्डवेयर संकलन और परीक्षण इंटेल क्वार्टस प्राइम प्रो संस्करण सॉफ्टवेयर संस्करण 21.4 में उपलब्ध होगा।
एफ-टाइल इंटरलेकन इंटेल एफपीजीए आईपी कोर डिजाइन पूर्वampले निम्नलिखित सुविधाओं का समर्थन करता है:
- आंतरिक TX से RX सीरियल लूपबैक मोड
- स्वचालित रूप से निश्चित आकार के पैकेट उत्पन्न करता है
- बुनियादी पैकेट जाँच क्षमताएँ
- पुन: परीक्षण उद्देश्य के लिए डिज़ाइन को रीसेट करने के लिए सिस्टम कंसोल का उपयोग करने की क्षमता
चित्रा 2. उच्च स्तरीय ब्लॉक आरेख
संबंधित जानकारी
- एफ-टाइल इंटरलेकन इंटेल एफपीजीए आईपी यूजर गाइड
- एफ-टाइल इंटरलेकन इंटेल एफपीजीए आईपी रिलीज नोट्स
हार्डवेयर और सॉफ्टवेयर आवश्यकताएँ
पूर्व का परीक्षण करने के लिएampले डिजाइन, निम्नलिखित हार्डवेयर और सॉफ्टवेयर का उपयोग करें:
- इंटेल क्वार्टस प्राइम प्रो संस्करण सॉफ्टवेयर संस्करण 21.3
- सिस्टम कंसोल
- समर्थित सिम्युलेटर:
- सिनॉप्सिस * वीसीएस *
- सारांश वीसीएस एमएक्स
- Siemens* EDA ModelSim* SE या Questa*
टिप्पणी: डिजाइन पूर्व के लिए हार्डवेयर समर्थनample Intel Quartus Prime Pro Edition सॉफ़्टवेयर संस्करण 21.4 में उपलब्ध होगा।
डिजाइन तैयार करना
चित्र 3. प्रक्रिया
डिज़ाइन पूर्व बनाने के लिए इन चरणों का पालन करेंampले और टेस्टबेंच:
- इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेयर में क्लिक करें File ➤ नया प्रोजेक्ट विज़ार्ड एक नया इंटेल क्वार्टस प्राइम प्रोजेक्ट बनाने के लिए, या क्लिक करें File ➤ मौजूदा इंटेल क्वार्टस प्राइम प्रोजेक्ट को खोलने के लिए ओपन प्रोजेक्ट। विज़ार्ड आपको एक डिवाइस निर्दिष्ट करने के लिए संकेत देता है।
- डिवाइस परिवार Agilex निर्दिष्ट करें और अपने डिजाइन के लिए एफ-टाइल के साथ डिवाइस का चयन करें।
- आईपी कैटलॉग में, एफ-टाइल इंटरलेकन इंटेल एफपीजीए आईपी का पता लगाएं और डबल-क्लिक करें। नई आईपी संस्करण विंडो प्रकट होती है।
- एक शीर्ष-स्तर का नाम निर्दिष्ट करें आपके कस्टम IP विविधता के लिए। पैरामीटर एडिटर IP वेरिएशन सेटिंग्स को a में सेव करता है file नामित आईपी।
- ओके पर क्लिक करें। पैरामीटर संपादक प्रकट होता है।
चित्रा 4. पूर्वampले डिजाइन टैब
6. आईपी टैब पर, अपने आईपी कोर वेरिएशन के लिए पैरामीटर निर्दिष्ट करें।
7. पूर्व परampले डिज़ाइन टैब, टेस्टबेंच उत्पन्न करने के लिए सिमुलेशन विकल्प का चयन करें।
नोट: संश्लेषण विकल्प हार्डवेयर पूर्व के लिए हैample डिज़ाइन, जो Intel Quartus Prime Pro Edition सॉफ़्टवेयर संस्करण 21.4 में उपलब्ध होगा।
8. उत्पन्न एचडीएल प्रारूप के लिए, वेरिलॉग और वीएचडीएल दोनों विकल्प उपलब्ध हैं।
9. जनरेट एक्स पर क्लिक करेंampले डिजाइन। पूर्व का चयन करेंampले डिजाइन निर्देशिका विंडो प्रकट होती है।
10. यदि आप डिज़ाइन पूर्व को संशोधित करना चाहते हैंample निर्देशिका पथ या प्रदर्शित डिफ़ॉल्ट से नाम (ilk_f_0_example_design), नए पथ पर ब्राउज़ करें और नया डिज़ाइन टाइप करेंampले निर्देशिका नाम।
11। ओके पर क्लिक करें।
टिप्पणी: एफ-टाइल इंटरलेकन इंटेल एफपीजीए आईपी डिजाइन पूर्व मेंample, एक SystemPLL स्वचालित रूप से तत्काल हो जाता है, और F-Tile Interlaken Intel FPGA IP कोर से जुड़ा होता है। डिजाइन पूर्व में SystemPLL पदानुक्रम पथampले है:
example_design.test_env_inst.test_dut.dut.pll
डिजाइन पूर्व में SystemPLLampले ट्रांसीवर के समान 156.26 मेगाहर्ट्ज संदर्भ घड़ी साझा करता है।
निर्देशिका संरचना
एफ-टाइल इंटरलेकन इंटेल एफपीजीए आईपी कोर निम्नलिखित उत्पन्न करता है fileडिजाइन पूर्व के लिए एसampपर:
चित्र 5. निर्देशिका संरचना
तालिका 2. हार्डवेयर डिजाइन पूर्वample File विवरण
इन fileएस में हैंample_installation_dir>/ilk_f_0_example_design निर्देशिका।
| File नाम | विवरण |
| exampले_डिज़ाइन.qpf | इंटेल क्वार्टस प्राइम प्रोजेक्ट file. |
| exampले_डिज़ाइन.qsf | इंटेल क्वार्टस प्राइम परियोजना सेटिंग्स file |
| exampले_डिजाइन.एसडीसी जेtag_टाइमिंग_टेम्पलेट.sdc | सिनोप्सिस डिजाइन बाधा file. आप अपने खुद के डिजाइन के लिए कॉपी और संशोधित कर सकते हैं। |
| sysconsole_testbench.tcl | मुख्य file सिस्टम कंसोल तक पहुँचने के लिए |
टिप्पणी: डिजाइन पूर्व के लिए हार्डवेयर समर्थनample Intel Quartus Prime Pro Edition सॉफ़्टवेयर संस्करण 21.4 में उपलब्ध होगा।
तालिका 3. टेस्टबेंच File विवरण
यह file में हेample_installation_dir>/ilk_f_0_exampले_डिजाइन / पूर्वample_design/rtl निर्देशिका।
| File नाम | विवरण |
| शीर्ष_tb.sv | शीर्ष-स्तरीय टेस्टबेंच file. |
टेबल 4. टेस्टबेंच स्क्रिप्ट्स
इन fileएस में हैंample_installation_dir>/ilk_f_0_exampले_डिजाइन / पूर्वample_design/testbench निर्देशिका
| File नाम | विवरण |
| run_vcs.sh | टेस्टबेंच चलाने के लिए Synopsys VCS स्क्रिप्ट। |
| run_vcsmx.sh | टेस्टबेंच चलाने के लिए Synopsys VCS MX स्क्रिप्ट। |
| run_mentor.tcl | टेस्टबेंच चलाने के लिए सीमेंस ईडीए मॉडलसिम एसई या क्वेस्टा स्क्रिप्ट। |
डिजाइन पूर्व अनुकरणampले टेस्टबेंच
चित्र 6. प्रक्रिया
टेस्टबेंच का अनुकरण करने के लिए इन चरणों का पालन करें:
- कमांड प्रॉम्प्ट पर, टेस्टबेंच सिमुलेशन निर्देशिका में बदलें। निर्देशिका पथ हैample_installation_dir>/exampले_डिजाइन / टेस्टबेंच।
- अपनी पसंद के समर्थित सिम्युलेटर के लिए सिमुलेशन स्क्रिप्ट चलाएँ। स्क्रिप्ट संकलित करती है और सिम्युलेटर में टेस्टबेंच चलाती है। सिम्युलेशन पूरा होने के बाद आपकी स्क्रिप्ट को यह जांचना चाहिए कि SOP और EOP की गिनती मेल खाती है या नहीं।
तालिका 5. सिमुलेशन चलाने के लिए कदम
| सिम्युलेटर | निर्देश |
|
VC के |
कमांड लाइन में, टाइप करें:
श रन_वीसीएस.श |
|
वीसीएस एमएक्स |
कमांड लाइन में, टाइप करें:
श रन_vcsmx.sh |
|
मॉडलसिम एसई या क्वेस्टा |
कमांड लाइन में, टाइप करें:
vsim -do run_mentor.tcl यदि आप ModelSim GUI को लाए बिना अनुकरण करना पसंद करते हैं, तो टाइप करें:
vsim -c -do run_mentor.tcl |
3. परिणामों का विश्लेषण करें। एक सफल सिमुलेशन पैकेट भेजता और प्राप्त करता है, और "टेस्ट पास" प्रदर्शित करता है।
डिजाइन पूर्व के लिए टेस्टबेंचampले निम्नलिखित कार्यों को पूरा करता है:
- एफ-टाइल इंटरलेकन इंटेल एफपीजीए आईपी कोर को इंस्टेंट करता है।
- PHY स्थिति प्रिंट करता है।
- मेटाफ़्रेम तुल्यकालन (SYNC_LOCK) और शब्द (ब्लॉक) सीमाओं (WORD_LOCK) की जाँच करता है।
- व्यक्तिगत लेन के लॉक होने और संरेखित होने की प्रतीक्षा करता है।
- पैकेट भेजना शुरू करता है।
- पैकेट आँकड़ों की जाँच करता है:
- CRC24 त्रुटियाँ
- रियायतों
- ईओपी
निम्नलिखित एसampले आउटपुट एक सफल सिमुलेशन टेस्ट रन दिखाता है:
डिजाइन पूर्व संकलनample
- पूर्व सुनिश्चित करेंampले डिजाइन पीढ़ी पूरी हो गई है।
- इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेयर में, इंटेल क्वार्टस प्राइम प्रोजेक्ट खोलेंample_installation_dir>/example_design.qpf>।
- संसाधन मेनू पर, संकलन प्रारंभ करेंक्लिक करें।
डिजाइन पूर्वampले विवरण
डिजाइन पूर्वample इंटरलेकन आईपी कोर की कार्यात्मकताओं को प्रदर्शित करता है।
डिजाइन पूर्वampले अवयव
भूतपूर्वampले डिजाइन सिस्टम और पीएलएल संदर्भ घड़ियों और आवश्यक डिजाइन घटकों को जोड़ता है। भूतपूर्वampले डिजाइन आईपी कोर को आंतरिक लूपबैक मोड में कॉन्फ़िगर करता है और आईपी कोर TX उपयोगकर्ता डेटा ट्रांसफर इंटरफेस पर पैकेट उत्पन्न करता है। आईपी कोर इन पैकेटों को ट्रांसीवर के माध्यम से आंतरिक लूपबैक पथ पर भेजता है।
IP कोर रिसीवर द्वारा लूपबैक पथ पर पैकेट प्राप्त करने के बाद, यह इंटरलेकन पैकेट को संसाधित करता है और उन्हें RX उपयोगकर्ता डेटा ट्रांसफर इंटरफ़ेस पर प्रसारित करता है। भूतपूर्वampडिजाइन यह जांचता है कि पैकेट प्राप्त और प्रेषित मेल खाते हैं।
एफ-टाइल इंटरलेकन इंटेल आईपी डिजाइन पूर्वampले में निम्नलिखित घटक शामिल हैं:
- एफ-टाइल इंटरलेकन इंटेल एफपीजीए आईपी कोर
- पैकेट जेनरेटर और पैकेट चेकर
- एफ-टाइल संदर्भ और सिस्टम पीएलएल क्लॉक इंटेल एफपीजीए आईपी कोर
इंटरफ़ेस सिग्नल
तालिका 6. डिजाइन पूर्वampले इंटरफ़ेस सिग्नल
| पोर्ट नाम | दिशा | चौड़ाई (बिट्स) | विवरण |
|
mgmt_clk |
इनपुट |
1 |
सिस्टम घड़ी इनपुट। घड़ी की आवृत्ति 100 मेगाहर्ट्ज होनी चाहिए। |
|
pl_ref_clk |
इनपुट |
1 |
ट्रांसीवर संदर्भ घड़ी। आरएक्स सीडीआर पीएलएल चलाता है। |
| आरएक्स_पिन | इनपुट | लेन की संख्या | रिसीवर SERDES डेटा पिन। |
| tx_pin | उत्पादन | लेन की संख्या | SERDES डेटा पिन ट्रांसमिट करें। |
| आरएक्स_पिन_एन (1) | इनपुट | लेन की संख्या | रिसीवर SERDES डेटा पिन। |
| tx_pin_n(1) | उत्पादन | लेन की संख्या | SERDES डेटा पिन ट्रांसमिट करें। |
|
mac_clk_pll_ref |
इनपुट |
1 |
यह संकेत एक PLL द्वारा संचालित होना चाहिए और उसी क्लॉक स्रोत का उपयोग करना चाहिए जो pll_ref_clk को चलाता है।
यह सिग्नल केवल PAM4 मोड डिवाइस विविधताओं में उपलब्ध है। |
| usr_pb_reset_n | इनपुट | 1 | सिस्टम रीसेट। |
(1) केवल PAM4 वेरिएंट में उपलब्ध है।
इंटेल कॉर्पोरेशन। सर्वाधिकार सुरक्षित। Intel, Intel लोगो और अन्य Intel चिह्न Intel Corporation या इसकी सहायक कंपनियों के ट्रेडमार्क हैं। Intel अपने FPGA और सेमीकंडक्टर उत्पादों के प्रदर्शन को Intel की मानक वारंटी के अनुसार वर्तमान विनिर्देशों के अनुसार वारंट करता है, लेकिन बिना सूचना के किसी भी समय किसी भी उत्पाद और सेवाओं में परिवर्तन करने का अधिकार सुरक्षित रखता है। इंटेल द्वारा लिखित रूप में स्पष्ट रूप से सहमति के अलावा, यहां वर्णित किसी भी जानकारी, उत्पाद या सेवा के आवेदन या उपयोग से उत्पन्न होने वाली कोई जिम्मेदारी या उत्तरदायित्व नहीं लेता है। इंटेल ग्राहकों को सलाह दी जाती है कि वे किसी भी प्रकाशित जानकारी पर भरोसा करने से पहले और उत्पादों या सेवाओं के लिए ऑर्डर देने से पहले डिवाइस विनिर्देशों का नवीनतम संस्करण प्राप्त करें।
*अन्य नामों और ब्रांडों पर दूसरों की संपत्ति होने का दावा किया जा सकता है।
रजिस्टर मैप
टिप्पणी:
- डिजाइन पूर्वample रजिस्टर पता 0x20** से शुरू होता है जबकि इंटरलेकन IP कोर रजिस्टर पता 0x10** से शुरू होता है।
- F-टाइल PHY रजिस्टर पता 0x30** से शुरू होता है जबकि F-टाइल FEC रजिस्टर पता 0x40** से शुरू होता है। FEC रजिस्टर केवल PAM4 मोड में उपलब्ध है।
- एक्सेस कोड: आरओ-रीड ओनली, और आरडब्ल्यू-रीड/राइट।
- सिस्टम कंसोल डिज़ाइन पूर्व पढ़ता हैample रजिस्टर करता है और स्क्रीन पर परीक्षण की स्थिति की रिपोर्ट करता है।
तालिका 7. डिजाइन पूर्वampले रजिस्टर मानचित्र
| ओफ़्सेट | नाम | पहुँच | विवरण |
| 8'h00 | सुरक्षित | ||
| 8'h01 | सुरक्षित | ||
|
8'h02 |
सिस्टम पीएलएल रीसेट |
RO |
निम्नलिखित बिट्स सिस्टम पीएलएल रीसेट अनुरोध को इंगित करते हैं और मूल्य को सक्षम करते हैं:
• बिट [0] - sys_pll_rst_req • बिट [1] - sys_pll_rst_en |
| 8'h03 | RX लेन संरेखित | RO | RX लेन संरेखण को इंगित करता है। |
|
8'h04 |
वर्ड लॉक |
RO |
[NUM_LANES–1:0] - शब्द (ब्लॉक) सीमाओं की पहचान। |
| 8'h05 | सिंक लॉक | RO | [NUM_LANES–1:0] – मेटाफ़्रेम तुल्यकालन। |
| 8'h06 - 8'h09 | CRC32 त्रुटि गणना | RO | CRC32 त्रुटि गणना को इंगित करता है। |
| 8'एच0ए | CRC24 त्रुटि गणना | RO | CRC24 त्रुटि गणना को इंगित करता है। |
|
8'एच0बी |
अतिप्रवाह/अंडरफ्लो संकेत |
RO |
निम्नलिखित बिट्स इंगित करते हैं:
• बिट [3] - TX अंडरफ्लो सिग्नल • बिट [2] - TX अतिप्रवाह संकेत • बिट [1] - आरएक्स ओवरफ्लो सिग्नल |
| 8'एच0सी | एसओपी गिनती | RO | एसओपी की संख्या को इंगित करता है। |
| 8'एच0डी | ईओपी गिनती | RO | ईओपी की संख्या इंगित करता है |
|
8'एच0ई |
त्रुटि गणना |
RO |
निम्नलिखित त्रुटियों की संख्या इंगित करता है:
• लेन संरेखण का नुकसान • अवैध नियंत्रण शब्द • अवैध फ्रेमिंग पैटर्न • एसओपी या ईओपी सूचक मौजूद नहीं है |
| 8'एच0एफ | Send_data_mm_clk | RW | जनरेटर सिग्नल को सक्षम करने के लिए 1 से बिट [0] लिखें। |
|
8'h10 |
चेकर त्रुटि |
चेकर त्रुटि को इंगित करता है। (एसओपी डेटा त्रुटि, चैनल नंबर त्रुटि और पीएलडी डेटा त्रुटि) | |
| 8'h11 | सिस्टम पीएलएल लॉक | RO | बिट [0] PLL लॉक इंडिकेशन को इंगित करता है। |
|
8'h14 |
टेक्सास एसओपी गिनती |
RO |
पैकेट जनरेटर द्वारा उत्पन्न SOP की संख्या को दर्शाता है। |
|
8'h15 |
TX ईओपी गिनती |
RO |
पैकेट जनरेटर द्वारा उत्पन्न ईओपी की संख्या को इंगित करता है। |
| 8'h16 | लगातार पैकेट | RW | निरंतर पैकेट को सक्षम करने के लिए बिट [1] में 0 लिखें। |
| जारी… | |||
| ओफ़्सेट | नाम | पहुँच | विवरण |
| 8'h39 | ईसीसी त्रुटि गणना | RO | ईसीसी त्रुटियों की संख्या इंगित करता है। |
| 8'h40 | ईसीसी ने त्रुटि गणना को सही किया | RO | सही ईसीसी त्रुटियों की संख्या को इंगित करता है। |
| 8'h50 | टाइल_tx_rst_n | WO | TX के लिए टाइल को SRC पर रीसेट करें। |
| 8'h51 | टाइल_आरएक्स_पहला_एन | WO | RX के लिए टाइल को SRC पर रीसेट करें। |
| 8'h52 | टाइल_tx_rst_ack_n | RO | टाइल रीसेट TX के लिए SRC से स्वीकार करें। |
| 8'h53 | टाइल_rx_rst_ack_n | RO | आरएक्स के लिए एसआरसी से टाइल रीसेट स्वीकार करें। |
रीसेट करें
एफ-टाइल इंटरलेकन इंटेल एफपीजीए आईपी कोर में, आप रीसेट (रीसेट_एन = 0) शुरू करते हैं और तब तक होल्ड करते हैं जब तक कि आईपी कोर एक रीसेट पावती (रीसेट_एके_एन = 0) वापस नहीं करता। रीसेट को हटा दिए जाने के बाद (रीसेट_एन = 1), रीसेट स्वीकार अपनी प्रारंभिक स्थिति में वापस आ जाता है
(रीसेट_एके_एन = 1)। डिजाइन पूर्व मेंample, एक rst_ack_sticky रजिस्टर रीसेट अभिस्वीकृति अभिकथन रखता है और फिर रीसेट को हटाने को ट्रिगर करता है (reset_n=1)। आप वैकल्पिक तरीकों का उपयोग कर सकते हैं जो आपकी डिजाइन आवश्यकताओं के अनुरूप हों।
महत्वपूर्ण: किसी भी परिदृश्य में जहां आंतरिक सीरियल लूपबैक की आवश्यकता होती है, आपको एक विशिष्ट क्रम में एफ-टाइल के TX और RX को अलग से जारी करना होगा। अधिक जानकारी के लिए सिस्टम कंसोल स्क्रिप्ट देखें।
चित्रा 7. एनआरजेड मोड में अनुक्रम रीसेट करें
चित्र 8. PAM4 मोड में अनुक्रम रीसेट करें
एफ-टाइल इंटरलेकन इंटेल एफपीजीए आईपी डिजाइन एक्सampले उपयोगकर्ता गाइड अभिलेखागार
यदि कोई IP कोर संस्करण सूचीबद्ध नहीं है, तो पिछले IP कोर संस्करण के लिए उपयोगकर्ता मार्गदर्शिका लागू होती है।
| इंटेल क्वार्टस प्राइम संस्करण | आईपी कोर संस्करण | उपयोगकर्ता गाइड |
| 21.2 | 2.0.0 | एफ-टाइल इंटरलेकन इंटेल एफपीजीए आईपी डिजाइन एक्सampले उपयोगकर्ता गाइड |
एफ-टाइल इंटरलेकन इंटेल एफपीजीए आईपी डिजाइन पूर्व के लिए दस्तावेज़ संशोधन इतिहासampले उपयोगकर्ता गाइड
| दस्तावेज़ संस्करण | इंटेल क्वार्टस प्राइम संस्करण | आईपी संस्करण | परिवर्तन |
| 2021.10.04 | 21.3 | 3.0.0 | • नई लेन दर संयोजनों के लिए अतिरिक्त समर्थन। अधिक जानकारी के लिए, देखें तालिका: लेन और डेटा दर की संख्या का आईपी समर्थित संयोजन.
• अनुभाग में समर्थित सिम्युलेटर सूची को अपडेट किया गया: हार्डवेयर और सॉफ्टवेयर आवश्यकताएँ. • सेक्शन में नए रीसेट रजिस्टर जोड़े गए: रजिस्टर मैप. |
| 2021.06.21 | 21.2 | 2.0.0 | प्रारंभिक रिहाई। |
दस्तावेज़ / संसाधन
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इंटेल एफ-टाइल इंटरलेकन इंटेल एफपीजीए आईपी डिजाइन एक्सample [पीडीएफ] उपयोगकर्ता गाइड एफ-टाइल इंटरलेकन इंटेल एफपीजीए आईपी डिजाइन एक्सampले, एफ-टाइल, इंटरलेकन इंटेल एफपीजीए आईपी डिजाइन एक्सampले, इंटेल एफपीजीए आईपी डिज़ाइन एक्सampले, आईपी डिजाइन पूर्वampले, डिजाइन पूर्वample |
