F-Tile Interlaken Intel FPGA IP ડિઝાઇન Example
ઝડપી પ્રારંભ માર્ગદર્શિકા
F-Tile Interlaken Intel® FPGA IP કોર સિમ્યુલેશન ટેસ્ટબેન્ચ પ્રદાન કરે છે. હાર્ડવેર ડિઝાઇન ભૂતપૂર્વample જે સંકલન અને હાર્ડવેર પરીક્ષણને સપોર્ટ કરે છે તે Intel Quartus® Prime Pro Edition સોફ્ટવેર વર્ઝન 21.4 માં ઉપલબ્ધ થશે. જ્યારે તમે ડિઝાઇન ભૂતપૂર્વample, પરિમાણ સંપાદક આપમેળે બનાવે છે fileડિઝાઇનનું અનુકરણ, કમ્પાઇલ અને પરીક્ષણ કરવા માટે જરૂરી છે.
ટેસ્ટબેન્ચ અને ડિઝાઇન ભૂતપૂર્વample F-ટાઈલ ઉપકરણો માટે NRZ અને PAM4 મોડને સપોર્ટ કરે છે. F-Tile Interlaken Intel FPGA IP કોર ડિઝાઇન એક્સ જનરેટ કરે છેampલેન અને ડેટા દરોની સંખ્યાના નીચેના સપોર્ટેડ સંયોજનો માટે લેસ.
લેન અને ડેટા દરોની સંખ્યાના IP સપોર્ટેડ સંયોજનો
નીચેના સંયોજનો Intel Quartus Prime Pro Edition સોફ્ટવેર વર્ઝન 21.3 માં સપોર્ટેડ છે. ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો એડિશનના ભાવિ સંસ્કરણમાં અન્ય તમામ સંયોજનોને સપોર્ટ કરવામાં આવશે.
|
લેનની સંખ્યા |
લેન રેટ (Gbps) | ||||
| 6.25 | 10.3125 | 12.5 | 25.78125 | 53.125 | |
| 4 | હા | – | હા | હા | – |
| 6 | – | – | – | હા | હા |
| 8 | – | – | હા | હા | – |
| 10 | – | – | હા | હા | – |
| 12 | – | હા | હા | હા | – |
આકૃતિ 1. ડિઝાઈન માટે વિકાસનાં પગલાં Example
નોંધ: હાર્ડવેર કમ્પાઇલેશન અને ટેસ્ટિંગ ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન સોફ્ટવેર વર્ઝન 21.4માં ઉપલબ્ધ હશે.
F-Tile Interlaken Intel FPGA IP કોર ડિઝાઇન ભૂતપૂર્વample નીચેની સુવિધાઓને સપોર્ટ કરે છે:
- આંતરિક TX થી RX સીરીયલ લૂપબેક મોડ
- આપમેળે નિશ્ચિત કદના પેકેટો જનરેટ કરે છે
- મૂળભૂત પેકેટ ચકાસણી ક્ષમતાઓ
- પુનઃ-પરીક્ષણ હેતુ માટે ડિઝાઇનને રીસેટ કરવા માટે સિસ્ટમ કન્સોલનો ઉપયોગ કરવાની ક્ષમતા
આકૃતિ 2. ઉચ્ચ સ્તરીય બ્લોક ડાયાગ્રામ
સંબંધિત માહિતી
- F-Tile Interlaken Intel FPGA IP વપરાશકર્તા માર્ગદર્શિકા
- F-Tile Interlaken Intel FPGA IP પ્રકાશન નોંધો
હાર્ડવેર અને સોફ્ટવેર જરૂરીયાતો
ભૂતપૂર્વ ચકાસવા માટેampલે ડિઝાઇન, નીચેના હાર્ડવેર અને સોફ્ટવેરનો ઉપયોગ કરો:
- ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન સોફ્ટવેર વર્ઝન 21.3
- સિસ્ટમ કન્સોલ
- સપોર્ટેડ સિમ્યુલેટર:
- સિનોપ્સી* VCS*
- Synopsys VCS MX
- સિમેન્સ* EDA મોડલસિમ* SE અથવા Questa*
નોંધ: ડિઝાઇન એક્સ માટે હાર્ડવેર સપોર્ટample Intel Quartus Prime Pro Edition સોફ્ટવેર વર્ઝન 21.4 માં ઉપલબ્ધ હશે.
ડિઝાઇન જનરેટ કરી રહ્યા છીએ
આકૃતિ 3. પ્રક્રિયા
ડિઝાઇન એક્સ જનરેટ કરવા માટે આ પગલાં અનુસરોample અને testbench:
- Intel Quartus Prime Pro Edition સોફ્ટવેરમાં, ક્લિક કરો File ➤ નવો ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રોજેક્ટ બનાવવા માટે નવો પ્રોજેક્ટ વિઝાર્ડ, અથવા ક્લિક કરો File ➤ હાલના ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રોજેક્ટને ખોલવા માટે પ્રોજેક્ટ ખોલો. વિઝાર્ડ તમને ઉપકરણનો ઉલ્લેખ કરવા માટે સંકેત આપે છે.
- ઉપકરણ કુટુંબ Agilex નો ઉલ્લેખ કરો અને તમારી ડિઝાઇન માટે F-Tile સાથે ઉપકરણ પસંદ કરો.
- IP કેટલોગમાં, F-Tile Interlaken Intel FPGA IP શોધો અને ડબલ-ક્લિક કરો. નવી IP વેરિઅન્ટ વિન્ડો દેખાય છે.
- ઉચ્ચ-સ્તરના નામનો ઉલ્લેખ કરો તમારી કસ્ટમ IP વિવિધતા માટે. પેરામીટર એડિટર IP વિવિધતા સેટિંગ્સને a માં સાચવે છે file નામ આપવામાં આવ્યું છે .ip.
- OK પર ક્લિક કરો. પરિમાણ સંપાદક દેખાય છે.
આકૃતિ 4. ઉદાampલે ડિઝાઇન ટેબ
6. IP ટેબ પર, તમારા IP કોર વિવિધતા માટેના પરિમાણોનો ઉલ્લેખ કરો.
7. ભૂતપૂર્વ પરampલે ડિઝાઇન ટેબ પર, ટેસ્ટબેન્ચ જનરેટ કરવા માટે સિમ્યુલેશન વિકલ્પ પસંદ કરો.
નોંધ: સિન્થેસિસ વિકલ્પ હાર્ડવેર એક્સ માટે છેample ડિઝાઇન, જે Intel Quartus Prime Pro Edition સોફ્ટવેર વર્ઝન 21.4 માં ઉપલબ્ધ હશે.
8. જનરેટેડ એચડીએલ ફોર્મેટ માટે, વેરીલોગ અને વીએચડીએલ બંને વિકલ્પ ઉપલબ્ધ છે.
9. જનરેટ એક્સ પર ક્લિક કરોampલે ડિઝાઇન. આ સિલેક્ટ એક્સampડિઝાઇન ડિરેક્ટરી વિન્ડો દેખાય છે.
10. જો તમે ડિઝાઇનમાં ફેરફાર કરવા માંગતા હોવ તો exampલી ડિરેક્ટરી પાથ અથવા ડિફોલ્ટ્સમાંથી નામ પ્રદર્શિત થાય છે (ilk_f_0_example_design), નવા પાથ પર બ્રાઉઝ કરો અને નવી ડિઝાઇન ex ટાઈપ કરોample ડિરેક્ટરી નામ.
11. ઠીક ક્લિક કરો.
નોંધ: F-Tile Interlaken Intel FPGA IP ડિઝાઇનમાં ભૂતપૂર્વample, એક SystemPLL આપમેળે ત્વરિત થાય છે, અને F-Tile Interlaken Intel FPGA IP કોર સાથે જોડાયેલ છે. ડિઝાઇનમાં SystemPLL હાયરાર્કી પાથ example છે:
example_design.test_env_inst.test_dut.dut.pll
ડિઝાઇનમાં સિસ્ટમપીએલએલ ભૂતપૂર્વample ટ્રાન્સસીવર જેવી જ 156.26 MHz સંદર્ભ ઘડિયાળ શેર કરે છે.
ડિરેક્ટરી માળખું
F-Tile Interlaken Intel FPGA IP કોર નીચે આપેલ જનરેટ કરે છે fileડિઝાઇન ભૂતપૂર્વ માટે sampલે:
આકૃતિ 5. ડિરેક્ટરી માળખું
કોષ્ટક 2. હાર્ડવેર ડિઝાઇન Example File વર્ણનો
આ files માં છેample_installation_dir>/ilk_f_0_example_design ડિરેક્ટરી.
| File નામો | વર્ણન |
| example_design.qpf | ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રોજેક્ટ file. |
| example_design.qsf | ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રોજેક્ટ સેટિંગ્સ file |
| example_design.sdc જેtag_timing_template.sdc | સિનોપ્સિસ ડિઝાઇન અવરોધ file. તમે તમારી પોતાની ડિઝાઇન માટે કૉપિ અને સંશોધિત કરી શકો છો. |
| sysconsole_testbench.tcl | મુખ્ય file સિસ્ટમ કન્સોલ ઍક્સેસ કરવા માટે |
નોંધ: ડિઝાઇન એક્સ માટે હાર્ડવેર સપોર્ટample Intel Quartus Prime Pro Edition સોફ્ટવેર વર્ઝન 21.4 માં ઉપલબ્ધ હશે.
કોષ્ટક 3. ટેસ્ટબેન્ચ File વર્ણન
આ file માં છેample_installation_dir>/ilk_f_0_example_design/ example_design/rtl ડિરેક્ટરી.
| File નામ | વર્ણન |
| top_tb.sv | ટોપ લેવલ ટેસ્ટબેન્ચ file. |
કોષ્ટક 4. ટેસ્ટબેન્ચ સ્ક્રિપ્ટ્સ
આ files માં છેample_installation_dir>/ilk_f_0_example_design/ example_design/testbench ડિરેક્ટરી
| File નામ | વર્ણન |
| run_vcs.sh | ટેસ્ટબેન્ચ ચલાવવા માટે Synopsys VCS સ્ક્રિપ્ટ. |
| run_vcsmx.sh | ટેસ્ટબેન્ચ ચલાવવા માટે Synopsys VCS MX સ્ક્રિપ્ટ. |
| run_mentor.tcl | ટેસ્ટબેન્ચ ચલાવવા માટે સિમેન્સ EDA મોડલસિમ SE અથવા Questa સ્ક્રિપ્ટ. |
ડિઝાઇનનું અનુકરણ કરવું Exampલે ટેસ્ટબેન્ચ
આકૃતિ 6. પ્રક્રિયા
ટેસ્ટબેન્ચનું અનુકરણ કરવા માટે આ પગલાં અનુસરો:
- આદેશ પ્રોમ્પ્ટ પર, ટેસ્ટબેન્ચ સિમ્યુલેશન ડિરેક્ટરીમાં બદલો. ડિરેક્ટરી પાથ છેample_installation_dir>/example_design/ testbench.
- તમારી પસંદગીના સપોર્ટેડ સિમ્યુલેટર માટે સિમ્યુલેશન સ્ક્રિપ્ટ ચલાવો. સ્ક્રિપ્ટ સિમ્યુલેટરમાં ટેસ્ટબેન્ચનું સંકલન કરે છે અને ચલાવે છે. તમારી સ્ક્રિપ્ટે તપાસ કરવી જોઈએ કે સિમ્યુલેશન પૂર્ણ થયા પછી SOP અને EOP ગણતરીઓ મેળ ખાય છે.
કોષ્ટક 5. સિમ્યુલેશન ચલાવવાનાં પગલાં
| સિમ્યુલેટર | સૂચનાઓ |
|
વીસીએસ |
આદેશ વાક્યમાં, ટાઇપ કરો:
sh run_vcs.sh |
|
VCS MX |
આદેશ વાક્યમાં, ટાઇપ કરો:
sh run_vcsmx.sh |
|
ModelSim SE અથવા Questa |
આદેશ વાક્યમાં, ટાઇપ કરો:
vsim -do run_mentor.tcl જો તમે મોડલસિમ GUI લાવ્યા વિના અનુકરણ કરવાનું પસંદ કરો છો, તો ટાઇપ કરો:
vsim -c -do run_mentor.tcl |
3. પરિણામોનું વિશ્લેષણ કરો. સફળ સિમ્યુલેશન પેકેટો મોકલે છે અને મેળવે છે, અને "ટેસ્ટ પાસ કરેલ" દર્શાવે છે.
ડિઝાઇન માટે ટેસ્ટબેન્ચ ભૂતપૂર્વample નીચેના કાર્યો પૂર્ણ કરે છે:
- F-Tile Interlaken Intel FPGA IP કોરને ત્વરિત કરે છે.
- PHY સ્થિતિ છાપે છે.
- મેટાફ્રેમ સિંક્રનાઇઝેશન (SYNC_LOCK) અને શબ્દ (બ્લોક) સીમાઓ (WORD_LOCK) તપાસે છે.
- વ્યક્તિગત લેન લૉક અને સંરેખિત થવાની રાહ જુએ છે.
- પેકેટો પ્રસારિત કરવાનું શરૂ કરે છે.
- પેકેટના આંકડા તપાસે છે:
- CRC24 ભૂલો
- SOPs
- EOPs
નીચેના એસample આઉટપુટ સફળ સિમ્યુલેશન ટેસ્ટ રન દર્શાવે છે:
ડિઝાઇનનું સંકલન એક્સample
- ભૂતપૂર્વ ખાતરી કરોampલે ડિઝાઇન જનરેશન પૂર્ણ થયું.
- Intel Quartus Prime Pro Edition સોફ્ટવેરમાં, Intel Quartus Prime પ્રોજેક્ટ ખોલોample_installation_dir>/example_design.qpf>.
- પ્રોસેસિંગ મેનૂ પર, સંકલન શરૂ કરો ક્લિક કરો.
ડિઝાઇન Exampલે વર્ણન
ડિઝાઇન ભૂતપૂર્વample ઇન્ટરલેકન IP કોરની કાર્યક્ષમતા દર્શાવે છે.
ડિઝાઇન Exampલે ઘટકો
માજીample ડિઝાઇન સિસ્ટમ અને PLL સંદર્ભ ઘડિયાળો અને જરૂરી ડિઝાઇન ઘટકોને જોડે છે. માજીample ડિઝાઇન આંતરિક લૂપબેક મોડમાં IP કોરને ગોઠવે છે અને IP કોર TX વપરાશકર્તા ડેટા ટ્રાન્સફર ઇન્ટરફેસ પર પેકેટો જનરેટ કરે છે. IP કોર આ પેકેટોને ટ્રાન્સસીવર દ્વારા આંતરિક લૂપબેક પાથ પર મોકલે છે.
IP કોર રીસીવર લૂપબેક પાથ પર પેકેટો મેળવે તે પછી, તે ઇન્ટરલેકન પેકેટો પર પ્રક્રિયા કરે છે અને તેમને RX વપરાશકર્તા ડેટા ટ્રાન્સફર ઇન્ટરફેસ પર ટ્રાન્સમિટ કરે છે. માજીampલે ડિઝાઈન તપાસે છે કે પેકેટો મેળવે છે અને પ્રસારિત કરે છે.
F-Tile Interlaken Intel IP ડિઝાઇન ભૂતપૂર્વample નીચેના ઘટકો સમાવે છે:
- F-Tile Interlaken Intel FPGA IP કોર
- પેકેટ જનરેટર અને પેકેટ તપાસનાર
- F-ટાઇલ સંદર્ભ અને સિસ્ટમ PLL ઘડિયાળો ઇન્ટેલ FPGA IP કોર
ઈન્ટરફેસ સિગ્નલો
કોષ્ટક 6. ડિઝાઇન Exampલે ઈન્ટરફેસ સિગ્નલો
| પોર્ટ નામ | દિશા | પહોળાઈ (બિટ્સ) | વર્ણન |
|
mgmt_clk |
ઇનપુટ |
1 |
સિસ્ટમ ઘડિયાળ ઇનપુટ. ઘડિયાળની આવર્તન 100 MHz હોવી જોઈએ. |
|
pll_ref_clk |
ઇનપુટ |
1 |
ટ્રાન્સસીવર સંદર્ભ ઘડિયાળ. RX CDR PLL ચલાવે છે. |
| rx_pin | ઇનપુટ | લેનની સંખ્યા | રીસીવર SERDES ડેટા પિન. |
| tx_pin | આઉટપુટ | લેનની સંખ્યા | SERDES ડેટા પિન ટ્રાન્સમિટ કરો. |
| rx_pin_n(1) | ઇનપુટ | લેનની સંખ્યા | રીસીવર SERDES ડેટા પિન. |
| tx_pin_n(1) | આઉટપુટ | લેનની સંખ્યા | SERDES ડેટા પિન ટ્રાન્સમિટ કરો. |
|
mac_clk_pll_ref |
ઇનપુટ |
1 |
આ સિગ્નલ PLL દ્વારા સંચાલિત હોવું જોઈએ અને તે જ ઘડિયાળ સ્ત્રોતનો ઉપયોગ કરવો જોઈએ જે pll_ref_clk ચલાવે છે.
આ સિગ્નલ ફક્ત PAM4 મોડ ઉપકરણ વિવિધતાઓમાં જ ઉપલબ્ધ છે. |
| usr_pb_reset_n | ઇનપુટ | 1 | સિસ્ટમ રીસેટ. |
(1) માત્ર PAM4 ચલોમાં ઉપલબ્ધ છે.
ઇન્ટેલ કોર્પોરેશન. બધા હકો અમારી પાસે રાખેલા છે. ઇન્ટેલ, ઇન્ટેલ લોગો અને અન્ય ઇન્ટેલ ચિહ્નો ઇન્ટેલ કોર્પોરેશન અથવા તેની પેટાકંપનીઓના ટ્રેડમાર્ક છે. ઇન્ટેલ તેના FPGA અને સેમિકન્ડક્ટર ઉત્પાદનોના પ્રદર્શનને ઇન્ટેલની માનક વોરંટી અનુસાર વર્તમાન સ્પષ્ટીકરણો માટે વોરંટી આપે છે, પરંતુ સૂચના વિના કોઈપણ સમયે કોઈપણ ઉત્પાદનો અને સેવાઓમાં ફેરફાર કરવાનો અધિકાર અનામત રાખે છે. Intel દ્વારા લેખિતમાં સ્પષ્ટપણે સંમત થયા સિવાય અહીં વર્ણવેલ કોઈપણ માહિતી, ઉત્પાદન અથવા સેવાના એપ્લિકેશન અથવા ઉપયોગથી ઉદ્ભવતી કોઈ જવાબદારી અથવા જવાબદારી સ્વીકારતી નથી. ઇન્ટેલ ગ્રાહકોને સલાહ આપવામાં આવે છે કે તેઓ કોઈપણ પ્રકાશિત માહિતી પર આધાર રાખતા પહેલા અને ઉત્પાદનો અથવા સેવાઓ માટે ઓર્ડર આપતા પહેલા ઉપકરણ વિશિષ્ટતાઓનું નવીનતમ સંસ્કરણ પ્રાપ્ત કરે.
*અન્ય નામો અને બ્રાન્ડનો દાવો અન્યની મિલકત તરીકે થઈ શકે છે.
નકશો નોંધણી કરો
નોંધ:
- ડિઝાઇન Example રજિસ્ટર સરનામું 0x20** થી શરૂ થાય છે જ્યારે ઇન્ટરલેકન IP કોર રજિસ્ટર સરનામું 0x10** થી શરૂ થાય છે.
- એફ-ટાઈલ PHY રજિસ્ટર સરનામું 0x30** થી શરૂ થાય છે જ્યારે F-ટાઈલ FEC રજિસ્ટર સરનામું 0x40** થી શરૂ થાય છે. FEC રજિસ્ટર ફક્ત PAM4 મોડમાં ઉપલબ્ધ છે.
- એક્સેસ કોડ: RO—ફક્ત વાંચો, અને RW—વાંચો/લખો.
- સિસ્ટમ કન્સોલ ડિઝાઇન એક્સ વાંચે છેample રજીસ્ટર કરે છે અને સ્ક્રીન પર પરીક્ષણ સ્થિતિનો અહેવાલ આપે છે.
કોષ્ટક 7. ડિઝાઇન Example નોંધણી નકશો
| ઓફસેટ | નામ | એક્સેસ | વર્ણન |
| 8'h00 | આરક્ષિત | ||
| 8'h01 | આરક્ષિત | ||
|
8'h02 |
સિસ્ટમ PLL રીસેટ |
RO |
નીચેના બિટ્સ સિસ્ટમ PLL રીસેટ વિનંતી સૂચવે છે અને મૂલ્યને સક્ષમ કરે છે:
• બીટ [0] – sys_pll_rst_req • બીટ [1] – sys_pll_rst_en |
| 8'h03 | RX લેન સંરેખિત | RO | RX લેન ગોઠવણી સૂચવે છે. |
|
8'h04 |
WORD લૉક |
RO |
[NUM_LANES–1:0] – શબ્દ (બ્લોક) સીમાઓ ઓળખ. |
| 8'h05 | સમન્વયન લૉક કર્યું | RO | [NUM_LANES–1:0] – મેટાફ્રેમ સિંક્રોનાઇઝેશન. |
| 8'h06 - 8'h09 | CRC32 ભૂલની સંખ્યા | RO | CRC32 ભૂલની ગણતરી સૂચવે છે. |
| 8'h0A | CRC24 ભૂલની સંખ્યા | RO | CRC24 ભૂલની ગણતરી સૂચવે છે. |
|
8'h0B |
ઓવરફ્લો/અંડરફ્લો સિગ્નલ |
RO |
નીચેના બિટ્સ સૂચવે છે:
• બીટ [3] - TX અંડરફ્લો સિગ્નલ • બીટ [2] – TX ઓવરફ્લો સિગ્નલ • બીટ [1] – RX ઓવરફ્લો સિગ્નલ |
| 8'h0C | SOP ગણતરી | RO | SOP ની સંખ્યા દર્શાવે છે. |
| 8'h0D | EOP ગણતરી | RO | EOP ની સંખ્યા દર્શાવે છે |
|
8'h0E |
ભૂલની ગણતરી |
RO |
નીચેની ભૂલોની સંખ્યા સૂચવે છે:
• લેન ગોઠવણીની ખોટ • ગેરકાયદે નિયંત્રણ શબ્દ • ગેરકાયદે ફ્રેમિંગ પેટર્ન • SOP અથવા EOP સૂચક ખૂટે છે |
| 8'h0F | મોકલો_ડેટા_mm_clk | RW | જનરેટર સિગ્નલને સક્ષમ કરવા માટે 1 થી બીટ [0] લખો. |
|
8'h10 |
તપાસનાર ભૂલ |
તપાસનારની ભૂલ સૂચવે છે. (SOP ડેટા એરર, ચેનલ નંબર એરર અને PLD ડેટા એરર) | |
| 8'h11 | સિસ્ટમ PLL લોક | RO | બીટ [0] પીએલએલ લોક સંકેત સૂચવે છે. |
|
8'h14 |
TX SOP ગણતરી |
RO |
પેકેટ જનરેટર દ્વારા જનરેટ કરાયેલ SOP ની સંખ્યા દર્શાવે છે. |
|
8'h15 |
TX EOP ગણતરી |
RO |
પેકેટ જનરેટર દ્વારા જનરેટ કરાયેલ EOP ની સંખ્યા દર્શાવે છે. |
| 8'h16 | સતત પેકેટ | RW | સતત પેકેટને સક્ષમ કરવા માટે 1 થી બીટ [0] લખો. |
| ચાલુ રાખ્યું… | |||
| ઓફસેટ | નામ | એક્સેસ | વર્ણન |
| 8'h39 | ECC ભૂલની સંખ્યા | RO | ECC ભૂલોની સંખ્યા દર્શાવે છે. |
| 8'h40 | ECC એ ભૂલની ગણતરી સુધારી | RO | સુધારેલ ECC ભૂલોની સંખ્યા દર્શાવે છે. |
| 8'h50 | ટાઇલ_tx_rst_n | WO | TX માટે SRC પર ટાઇલ રીસેટ. |
| 8'h51 | ટાઇલ_rx_rst_n | WO | RX માટે SRC પર ટાઇલ રીસેટ. |
| 8'h52 | ટાઇલ_tx_rst_ack_n | RO | TX માટે SRC તરફથી ટાઇલ રીસેટની સ્વીકૃતિ. |
| 8'h53 | ટાઇલ_rx_rst_ack_n | RO | RX માટે SRC તરફથી ટાઇલ રીસેટની સ્વીકૃતિ. |
રીસેટ કરો
F-Tile Interlaken Intel FPGA IP કોરમાં, તમે રીસેટ શરૂ કરો (reset_n=0) અને જ્યાં સુધી IP કોર રીસેટ સ્વીકાર (reset_ack_n=0) ન આપે ત્યાં સુધી પકડી રાખો. રીસેટ દૂર કર્યા પછી (રીસેટ_n=1), રીસેટ સ્વીકૃતિ તેની પ્રારંભિક સ્થિતિમાં પરત આવે છે
(reset_ack_n=1). ડિઝાઇનમાં ભૂતપૂર્વample, એક rst_ack_sticky રજિસ્ટર રીસેટ સ્વીકૃતિ નિવેદન ધરાવે છે અને પછી રીસેટ (reset_n=1) ના નિરાકરણને ટ્રિગર કરે છે. તમે વૈકલ્પિક પદ્ધતિઓનો ઉપયોગ કરી શકો છો જે તમારી ડિઝાઇનની જરૂરિયાતોને અનુરૂપ હોય.
મહત્વપૂર્ણ: કોઈપણ સંજોગોમાં જ્યાં આંતરિક સીરીયલ લૂપબેક જરૂરી હોય, તમારે ચોક્કસ ક્રમમાં F-ટાઈલના TX અને RX અલગથી છોડવા જોઈએ. વધુ માહિતી માટે સિસ્ટમ કન્સોલ સ્ક્રિપ્ટનો સંદર્ભ લો.
આકૃતિ 7. NRZ મોડમાં સિક્વન્સ રીસેટ કરો
આકૃતિ 8. PAM4 મોડમાં સિક્વન્સ રીસેટ કરો
F-Tile Interlaken Intel FPGA IP ડિઝાઇન Example વપરાશકર્તા માર્ગદર્શિકા આર્કાઇવ્સ
જો IP કોર સંસ્કરણ સૂચિબદ્ધ નથી, તો અગાઉના IP કોર સંસ્કરણ માટે વપરાશકર્તા માર્ગદર્શિકા લાગુ થાય છે.
| ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ વર્ઝન | IP કોર સંસ્કરણ | વપરાશકર્તા માર્ગદર્શિકા |
| 21.2 | 2.0.0 | F-Tile Interlaken Intel FPGA IP ડિઝાઇન Example વપરાશકર્તા માર્ગદર્શિકા |
F-Tile Interlaken Intel FPGA IP ડિઝાઇન Ex. માટે દસ્તાવેજ પુનરાવર્તન ઇતિહાસample વપરાશકર્તા માર્ગદર્શિકા
| દસ્તાવેજ સંસ્કરણ | ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ વર્ઝન | IP સંસ્કરણ | ફેરફારો |
| 2021.10.04 | 21.3 | 3.0.0 | • નવા લેન રેટ સંયોજનો માટે ઉમેરાયેલ સમર્થન. વધુ માહિતી માટે, નો સંદર્ભ લો કોષ્ટક: લેનની સંખ્યા અને ડેટા રેટના IP સપોર્ટેડ સંયોજનો.
• વિભાગમાં સપોર્ટેડ સિમ્યુલેટર સૂચિ અપડેટ કરી: હાર્ડવેર અને સોફ્ટવેર જરૂરીયાતો. • વિભાગમાં નવા રીસેટ રજીસ્ટર ઉમેર્યા: નકશો નોંધણી કરો. |
| 2021.06.21 | 21.2 | 2.0.0 | પ્રારંભિક પ્રકાશન. |
દસ્તાવેજો / સંસાધનો
 |
intel F-Tile Interlaken Intel FPGA IP ડિઝાઇન Example [પીડીએફ] વપરાશકર્તા માર્ગદર્શિકા F-Tile Interlaken Intel FPGA IP ડિઝાઇન Example, F-Tile, Interlaken Intel FPGA IP ડિઝાઇન Example, Intel FPGA IP ડિઝાઇન Example, IP ડિઝાઇન Example, ડિઝાઇન Example |
