Interlaken (2na ginealach) Intel ®
Agilex™ FPGA IP Design Example
Stiùireadh Cleachdaiche

Stiùireadh tòiseachaidh luath

Tha cridhe FPGA IP Interlaken (2na ginealach) a’ toirt seachad being deuchainn atharrais agus dealbhadh bathar-cruaidh example a bheir taic do cho-chruinneachadh agus deuchainn bathar-cruaidh. Nuair a ghineas tu an dealbhadh example, bidh an deasaiche paramadair gu fèin-obrachail a’ cruthachadh an files riatanach airson atharrais, cur ri chèile, agus deuchainn a dhèanamh air dealbhadh ann am bathar-cruaidh. Tha an dealbhadh example cuideachd ri fhaighinn airson feart Interlaken Look-aside.
Tha am being deuchainn agus dealbhadh example a’ toirt taic do mhodh NRZ agus PAM4 airson innealan E-tile. Bidh cridhe FPGA IP Interlaken (2na ginealach) a’ gineadh dealbhadh examples airson a h-uile measgachadh le taic de dh’ àireamh de shlighean agus ìrean dàta.

Figear 1. Ceumannan Leasachaidh airson an Dealbhadh Example

Dealbhadh bunaiteach IP Interlaken (2na ginealach) example a’ toirt taic do na feartan a leanas:

• Modh lùb sreathach TX gu RX a-staigh
• Bidh e gu fèin-ghluasadach a’ gineadh pacaidean meud stèidhichte
• Comasan sgrùdaidh pacaid bunaiteach
• Comas System Console a chleachdadh gus an dealbhadh ath-shuidheachadh airson adhbhar ath-dheuchainn
• Ùrachadh luath air ìre PMA

Figear 2. Diagram Bloc Àrd-ìre airson Dealbhadh Interlaken (2na ginealach) Example

Fiosrachadh Co-cheangailte

• Interlaken (2na ginealach) FPGA IP Stiùireadh Cleachdaiche
• Interlaken (2na ginealach) Notaichean fuasglaidh IP Intel FPGA

1.1. Bathar-cruaidh is bathar-bog riatanasan
Gus deuchainn a dhèanamh air an exampLe dealbhadh, cleachd am bathar-cruaidh is bathar-bog a leanas:

• Tionndadh bathar-bog Intel® Prime Pro Edition 21.3
• Console siostam
• Simulators le taic:
  - Siemens * EDA ModelSim * SE no QuestaSim *
  — Synopsys* VCS*
  — Cadence* Xcelium*
• Intel Agilex® Quartus ™ F-Series Transceiver-SoC Development Kit (AGFB014R24A2E2V)

Fiosrachadh Co-cheangailte
Stiùireadh Cleachdaiche Kit Leasachaidh Intel Agilex F-Series Transceiver-SoC
1.2. Structar eòlaire
Dealbhadh bunaiteach IP Interlaken (2na ginealach) example file tha na leanas air an cruthachadh ann an clàran files airson an dealbhadh example.
Figear 3. Structar Eòlaire an Eadar-cheangail Gineadh (2na ginealach) Example Dealbhadh

An rèiteachadh bathar-cruaidh, atharrais, agus deuchainn files suidhichte ann anample_installation_dir>/uflex_ilk_0_example_dealbhadh.
Clàr 1. Interlaken (2na ginealach) IP Core Hardware Design Example File Tuairisgeulan
iad seo filetha iad anns anample_installation_dir>/uflex_ilk_0_example_design/example_design/quartus eòlaire.

File Ainmean	Tuairisgeul
example_dealbhadh.qpf	Pròiseact Intel Quartus Prime file.
example_dealbhadh.qsf	Suidhichidhean pròiseact Intel Quartus Prime file
example_design.sdc jtag_timing_template.sdc	Synopsys Cuingealachadh Dealbhadh file. Faodaidh tu lethbhreac a dhèanamh agus atharrachadh airson do dhealbhadh fhèin.
sysconsole_testbench.tcl	Prìomh file airson faighinn gu System Console

Clàr 2. Interlaken (2na ginealach) IP Core Testbench File Tuairisgeul
Seo file tha anns anample_installation_dir>/uflex_ilk_0_example_design/example_design/rtl eòlaire.

File Ainm	Tuairisgeul
mullach_tb.sv	Balla deuchainn àrd-ìre file.

Clàr 3. nterlaken (2na ginealach) IP Core Testbench Sgriobtaichean
iad seo filetha iad anns anample_installation_dir>/uflex_ilk_0_example_design/example_design/testbench eòlaire.

File Ainm	Tuairisgeul
vcstest.sh	An sgriobt VCS gus am being deuchainn a ruith.
vlog_pro.do	An sgriobt ModelSim SE no QuestaSim gus am being deuchainn a ruith.
xcelium.sh	An sgriobt Xcelium gus am being deuchainn a ruith.

1.3. Dealbhadh bathar-cruaidh example Components
Tha an t-example dealbhadh a’ ceangal gleocaichean iomraidh siostam agus PLL agus co-phàirtean dealbhaidh a tha a dhìth. Tha an t-example design a’ rèiteachadh a’ chridhe IP ann am modh loopback a-staigh agus a’ gineadh pacaidean air eadar-aghaidh gluasad dàta neach-cleachdaidh IP core TX. Bidh an cridhe IP a ’cur na pacaidean sin air an t-slighe lùb a-staigh tron ​​​​transceiver.
Às deidh don ghlacadair bunaiteach IP na pacaidean fhaighinn air an t-slighe loopback, bidh e a ’giullachd nam pacaidean Interlaken agus gan sgaoileadh air eadar-aghaidh gluasad dàta neach-cleachdaidh RX. Tha an t-example dealbhadh a’ dèanamh cinnteach gu bheil na pacaidean a fhuair agus a chaidh a chraoladh a’ maidseadh.
Tha bathar-cruaidh example dealbhadh a’ toirt a-steach PLLs taobh a-muigh. Faodaidh tu sgrùdadh a dhèanamh air an teacsa soilleir files gu view sample còd a chuireas an gnìomh aon dòigh a dh’ fhaodadh a bhith ann gus PLLs taobh a-muigh a cheangal ris an Interlaken (2na ginealach) FPGA IP.
Dealbhadh bathar-cruaidh Interlaken (2na ginealach) example a 'toirt a-steach na co-phàirtean a leanas:

1. Interlaken (2na ginealach) FPGA IP
2. Gineadair pacaid agus inneal sgrùdaidh pacaid
3. JTAG rianadair a bhios a’ conaltradh ri System Console. Bidh thu a’ conaltradh le loidsig an neach-dèiligidh tron ​​​​Console System.

Figear 4. Dealbhadh Bathar-cruaidh Interlaken (2na ginealach) Example Diagram Bloc Àrd Ìre airson Atharrachadh Modh NRZ E-tile

Dealbhadh bathar-cruaidh Interlaken (2na ginealach) exampLe sin a tha ag amas air atharrachaidhean ann am modh PAM4 E-leac tha feum air gleoc a bharrachd mac_clkin a bhios an IO PLL a’ gineadh. Feumaidh am PLL seo an aon ghleoc iomraidh a chleachdadh a bhios a’ draibheadh ​​​​pll_ref_clk.

Figear 5. Dealbhadh Bathar-cruaidh Interlaken (2na ginealach) Example Àrd Ìre
Diagram bloca airson caochlaidhean modh PAM4 E-tile

Airson atharrachaidhean ann am modh E-tile PAM4, nuair a bheir thu comas do na seanalan transceiver nach deach a chleachdadh airson paramadair PAM4, thèid port cloc iomraidh a bharrachd a chur ris (pll_ref_clk [1]). Feumaidh am port seo a bhith air a stiùireadh aig an aon tricead a tha air a mhìneachadh ann an deasaiche paramadair IP (Tricead cloc iomraidh airson seanalan glèidhte). Tha na seanalan transceiver nach deach a chleachdadh airson PAM4 roghainneil. Tha am prìne agus na cuingeadan co-cheangailte ris a’ ghleoc seo rim faicinn anns an QSF nuair a thaghas tu Intel Stratix® 10 no pasgan leasachaidh Intel Agilex airson gineadh dealbhaidh.
Airson dealbhadh exampLe atharrais, bidh an testbench an-còmhnaidh a’ mìneachadh an aon tricead airson pll_ref_clk[0] agus pll_ref_clk[1].
Fiosrachadh Co-cheangailte
Stiùireadh Cleachdaiche Kit Leasachaidh Intel Agilex F-Series Transceiver-SoC
1.4. A 'cruthachadh dealbhadh

Figear 6. Modh-obrach

Lean na ceumannan seo gus am bathar-cruaidh exampdealbhadh agus being deuchainn:

1. Ann am bathar-bog Intel Quartus Prime Pro Edition, cliog File ➤ Draoidh Pròiseact Ùr gus pròiseact ùr Intel Quartus Prime a chruthachadh, no cliog File ➤ Pròiseact Fosgailte gus pròiseact Intel Quartus Prime a th’ ann mar-thà fhosgladh. Bidh an draoidh gad bhrosnachadh gus inneal a shònrachadh.
2. Sònraich teaghlach an uidheim Agilex agus tagh inneal airson do dhealbhadh.
3. Anns a’ Chatalog IP, lorg agus cliog dùbailte Interlaken (2na ginealach) Intel FPGA IP. Nochdaidh an uinneag New IP Variant.
4. Sònraich ainm àrd-ìre airson an atharrachadh IP àbhaisteach agad. Bidh an deasaiche paramadair a’ sàbhaladh na roghainnean atharrachaidh IP ann an a file ainmeachadh .ip.
5. Cliog air OK. Nochdaidh deasaiche paramadair.
   Figear 7. Example Design Tab anns an Interlaken (2na ginealach) Deasaiche Paramadair IP Intel FPGA
6. Air an taba IP, sònraich na crìochan airson an eadar-dhealachadh bunaiteach IP agad.
7. Air an taba PMA Adaptation, sònraich na paramadairean atharrachaidh PMA ma tha thu an dùil atharrachadh PMA a chleachdadh airson na h-atharrachaidhean inneal E-tile agad.
   Tha an ceum seo roghainneil:
   • Tagh Dèan comas air atharrachadh bog IP roghainn.
   Nota: Feumaidh tu comas a thoirt do roghainn Enable Native PHY Debug Master Endpoint (NPDME) air an taba IP nuair a bhios atharrachadh PMA air a chomasachadh.
   • Tagh ro-shuidhichte atharrachaidh PMA airson atharrachadh PMA Tagh paramadair.
   • Cliog air PMA Adaptation Preload gus na crìochan atharrachaidh tùsail agus leantainneach a luchdachadh.
   • Sònraich an àireamh de rèiteachaidhean PMA airson taic a thoirt dhut nuair a bhios grunn rèiteachaidhean PMA air an comasachadh a’ cleachdadh Àireamh paramadair rèiteachaidh PMA.
   • Tagh dè an rèiteachadh PMA airson a luchdachadh no a stòradh a’ cleachdadh Tagh rèiteachadh PMA airson a luchdachadh no a stòradh.
   • Cliog Luchdaich atharrachadh bho rèiteachadh PMA taghte gus na roghainnean rèiteachaidh PMA taghte a luchdachadh.
   Airson tuilleadh fiosrachaidh mu na paramadairean atharrachaidh PMA, thoir sùil air an E-tile Transceiver PHY User Guide.
8. Air an Example Design tab, tagh an roghainn Simulation gus am being deuchainn a ghineadh, agus tagh an roghainn Synthesis gus am bathar-cruaidh a ghineadh exampdealbhadh.
   Nota: Feumaidh tu co-dhiù aon de na roghainnean Simulation no Synthesis a ghineadh an Example Dealbhadh Files.
9. Airson cruth HDL Generated, chan eil ach Verilog ri fhaighinn.
10. Airson Kit Leasachaidh Targaid tagh an roghainn iomchaidh.
    Nota: Chan eil an roghainn Kit Leasachaidh SoC Transceiver SoC Intel Agilex F-Series ri fhaighinn ach nuair a shònraicheas am pròiseact agad ainm inneal Intel Agilex a’ tòiseachadh le AGFA012 no AGFA014. Nuair a thaghas tu an roghainn Kit Leasachaidh, tha na sònrachaidhean prìne air an suidheachadh a rèir àireamh pàirt inneal Intel Agilex Development Kit AGFB014R24A2E2V agus faodaidh iad a bhith eadar-dhealaichte bhon inneal a thagh thu. Ma tha thu an dùil an dealbhadh air bathar-cruaidh a dhearbhadh air PCB eile, tagh Gun roghainn pasgan leasachaidh agus dèan na sònrachaidhean prìne iomchaidh san .qsf file.
11. Cliog air Generate Example Design. Tha an Tagh Example Design Directory nochdaidh uinneag.
12. Ma tha thu airson an dealbhadh atharrachadh example slighe eòlaire no ainm bho na roghainnean bunaiteach a tha air an taisbeanadh (uflex_ilk_0_example_design), brobhsadh chun t-slighe ùr agus sgrìobh an dealbhadh ùr example ainm an eòlaire.
13. Cliog air OK.

Fiosrachadh Co-cheangailte

• Stiùireadh Cleachdaiche Kit Leasachaidh Intel Agilex F-Series Transceiver-SoC
• E-tile Transceiver PHY Stiùireadh Cleachdaiche

1.5. A’ dèanamh atharrais air Design Example Testbench
Thoir sùil air Interlaken (2na ginealach) Hardware Design Example Bloc Àrd Ìre airson Atharrachadh Modh NRZ E-leac agus Dealbhadh Bathar-cruaidh Interlaken (2na ginealach) example Bloc Àrd Ìre airson E-leac PAM4 Atharraichean ann am modh diagraman bloca den bheing deuchainn atharrais.

Figear 8. Modh-obrach

Lean na ceumannan seo gus atharrais air a’ bheing deuchainn:

1. Aig an àithne gu sgiobalta, atharraich gu eòlaire samhlachaidh testbench. Tha an t-eòlaireample_installation_dir>/example_design/ testbench airson innealan Intel Agilex.
2. Ruith an sgriobt atharrais airson an simuladair le taic de do roghainn. Bidh an sgriobt a’ cur ri chèile agus a’ ruith a’ bheing deuchainn san t-simuladair. Bu chòir don sgriobt agad dèanamh cinnteach gu bheil na cunntasan SOP agus EOP a’ maidseadh às deidh an atharrais a bhith deiseil. Thoir sùil air a’ chlàr Steps to Run Simulation.
   Clàr 4. Ceumannan gu Run Simulation

   Simulator	Stiùiridhean
   ModelSim SE no QuestaSim	Anns an loidhne-àithne, dèan seòrsa -do vlog_pro.do. Mas fheàrr leat atharrais gun a bhith a’ toirt suas an ModelSim GUI, dèan seòrsa vsim -c -do vlog_pro.do
   VCS	Anns an loidhne-àithne, dèan seòrsa sh vcstest.sh
   Xcelium	Anns an loidhne-àithne, dèan seòrsa sh xcelium.sh

3. Dèan mion-sgrùdadh air na toraidhean. Bidh atharrais soirbheachail a’ cur agus a’ faighinn phasganan, agus a’ taisbeanadh “Test PASSED”.

An being deuchainn airson dealbhadh exampBidh Le a’ coileanadh nan gnìomhan a leanas:

• A’ tòiseachadh an Interlaken (2na ginealach) Intel FPGA IP.
• Clò-bhuail inbhe PHY.
• A’ sgrùdadh sioncronadh metaframe (SYNC_LOCK) agus crìochan facal (bloc) (WORD_LOCK).
• A’ feitheamh ri slighean fa-leth a bhith glaiste agus co-thaobhadh.
• A 'tòiseachadh a' sgaoileadh pacaidean.
• A’ sgrùdadh staitistig pacaid:
  - Mearachdan CRC24
  - SOPs
  — EOPs

Tha na leanas sample toradh a’ nochdadh deuchainn atharrais soirbheachail a chaidh a ruith ann am modh Interlaken:
**************************************
FIOSRACHADH: A 'feitheamh ri slighean a bhith air an co-thaobhadh.
Tha na slighean glacaidh uile air an aon rèir agus deiseil airson trafaic fhaighinn.
***************************************************
***************************************************
FIOSRACHADH: Tòisich a 'toirt seachad pacaidean
***************************************************
***************************************************
FIOSRACHADH: Stad le bhith a 'toirt seachad pacaidean
***************************************************
***************************************************
FIOSRACHADH: A’ sgrùdadh staitistig pacaidean
***************************************************
Chaidh aithris air mearachdan CRC 24: 0
SOPn air an tar-chuir: 100
EOPn air an tar-chuir: 100
SOP air fhaighinn: 100
Fhuaireadh EOPn: 100
Àireamh mhearachdan ECC: 0
***************************************************
FIOSRACHADH: Chaidh an deuchainn seachad
***************************************************
Thoir an aire: Tha an dealbhadh Interlaken example simulation testbench a’ cur 100 pacaid agus a’ faighinn 100 pacaid.
Tha na leanas sample toradh a’ nochdadh deuchainn atharrais soirbheachail a chaidh a ruith ann am modh Interlaken Look-aside:
Thoir sùil air TX agus RX Counter co-ionann no nach eil.
——————————————————
READ_MM: seòladh 4000014 = 00000001.
——————————————————
Cuir dheth an àireamhair co-ionann.
——————————————————
WRITE_MM: gheibh seòladh 4000001 00000001.
WRITE_MM: gheibh seòladh 4000001 00000000.
——————————————————
RX_SOP COUNTER.
——————————————————
READ_MM: seòladh 400000c = 0000006a.
——————————————————
RX_EOP COUNTER.
READ_MM: seòladh 400000d = 0000006a.
——————————————————
READ_MM: seòladh 4000010 = 00000000.
——————————————————
Taisbeanadh Aithisg Dheireannach.
——————————————————
0 Mearachd air a lorg
0 mearachd CRC24 air aithris
106 SOP air an tar-chuir
106 EOPs air an tar-chuir
Fhuaireadh 106 SOP
Fhuaireadh 106 EOP
——————————————————
Crìochnaich Simulation
——————————————————
TEST PASSED
——————————————————
Thoir an aire: Tha an àireamh de phacaidean (SOPn agus EOPn) ag atharrachadh gach sreath ann an dealbhadh Interlaken Lookaside example simulation sample toradh.
Fiosrachadh Co-cheangailte
Dealbhadh bathar-cruaidh example Co-phàirtean air duilleag 6
1.6. A’ cur ri chèile agus a’ rèiteachadh an dealbhadh Example ann am Bathar-cruaidh

Figear 9. Modh-obrach

Gus deuchainn taisbeanaidh a chuir ri chèile agus a ruith air bathar-cruaidh exampLe dealbhadh, lean na ceumannan seo:

1. Dèan cinnteach gu bheil bathar-cruaidh examptha ginealach dealbhaidh coileanta.
2. Ann am bathar-bog Intel Quartus Prime Pro Edition, fosgail am pròiseact Intel Quartus Primeample_installation_dir>/example_design/quartus/example_design.qpf>.
3. Air a 'chlàr-taice Pròiseas, briog air Start Compilation.
4. Às deidh cruinneachadh soirbheachail, bidh .sof file ri fhaighinn anns an eòlaire ainmichte agad.
   Lean na ceumannan seo gus am bathar-cruaidh example dealbhadh air inneal Intel Agilex:
5. Ceangail Intel Agilex F-Series Transceiver-SoC Development Kit ris a’ choimpiutair aoigheachd.
   b. Cuir air bhog an tagradh Smachd Cloc, a tha na phàirt den phasgan leasachaidh, agus suidhich triceadan ùra airson an dealbhadh example. Gu h-ìosal tha an suidheachadh tricead anns an tagradh Smachd Cloc:
   • Si5338 (U37), CLK1- 100 MHz
   • Si5338 (U36), CLK2- 153.6 MHz
   • Si549 (Y2), OUT- Suidhich gu luach pll_ref_clk (1) a rèir an riatanas dealbhaidh agad.
   c. Air a’ chlàr Innealan, cliog air Prògramadair.
   d. Anns a 'Phrògramaiche, briog air Hardware Setup.
   e. Tagh inneal prògramadh.
   f. Tagh agus cuir ris Kit Leasachaidh Intel Agilex F-Series Transceiver-SoC ris an urrainn do sheisean Intel Quartus Prime ceangal a dhèanamh.
   g. Dèan cinnteach gu bheil am modh air a shuidheachadh gu JTAG.
   h. Tagh an inneal Intel Agilex agus briog air Add Device. Bidh am Prògramadair a’ taisbeanadh diagram bloca de na ceanglaichean eadar na h-innealan air do bhòrd.
   i. Anns an t-sreath leis an .sof agad, thoir sùil air a’ bhogsa airson an .sof.
   j. Thoir sùil air a’ bhogsa sa cholbh Prògram/Configure.
   k. Cliog air Start.

Fiosrachadh Co-cheangailte

• Prògramachadh innealan Intel FPGA air taobh-duilleig 0
• A’ mion-sgrùdadh agus a’ dì-bhugachadh dhealbhaidhean le Console System
• Stiùireadh Cleachdaiche Kit Leasachaidh Intel Agilex F-Series Transceiver-SoC

1.7. A’ dèanamh deuchainn air dealbhadh bathar-cruaidh example
Às deidh dhut an dealbhadh bunaiteach Interlaken (2nd Generation) Intel FPGA IP exampLe agus an inneal agad a rèiteachadh, faodaidh tu an System Console a chleachdadh gus am bunait IP agus na clàran bunaiteach IP dùthchasach PHY freumhaichte a phrògramadh.
Lean na ceumannan seo gus an System Console a thoirt suas agus deuchainn a dhèanamh air dealbhadh bathar-cruaidh example:

1. Anns a ’bhathar-bog Intel Quartus Prime Pro Edition, air a’ chlàr Innealan, cliog Innealan Debugging System ➤ System Console.
2. Atharrachadh air anample_installation_dir>example_design/ hwtest eòlaire.
3. Gus ceangal fhosgladh ris an JTAG maighstir, dèan an àithne a leanas: source sysconsole_testbench.tcl
4. Faodaidh tu modh lùbach sreathach a-staigh a thionndadh air leis an dealbhadh a leanas example òrdughan:
   a. stat: Clò-bhuail fiosrachadh inbhe coitcheann.
   b. sys_reset: Ath-shuidhich an siostam.
   c. loop_on: Tionndaidh air loopback sreathach a-staigh.
   d. ruith_example_design: A 'ruith an dealbhadh example.
   Nota: Feumaidh tu òrdugh loop_on a ruith ro run_exampòrdugh le_design.
   Tha an ruith_example_design a’ ruith na h-òrdughan a leanas ann an sreath:
   sys_reset-> stat-> gen_on-> stat-> gen_off.
   Nota: Nuair a thaghas tu an roghainn Dèan comas air atharrachadh bog IP, an run_example_design command a’ coileanadh a’ chiad calibration atharrachaidh air taobh RX le bhith a’ ruith an àithne run_load_PMA_configuration.
5. Faodaidh tu modh lùbach sreathach a-staigh a chuir dheth leis an dealbhadh a leanas example òrdugh:
   a. loop_off: Cuir dheth lùb sreathach a-staigh.
6. Faodaidh tu an cridhe IP a phrògramadh leis an dealbhadh a bharrachd a leanas example òrdughan:
   a. gen_on: A’ comasachadh gineadair pacaid.
   b. gen_off: Cuir dheth gineadair pacaid.
   c. run_test_loop : A' ruith na deuchainn airson amannan airson atharrachaidhean E-tile NRZ agus PAM4.
   d. clear_err: A’ glanadh a h-uile pìos mearachd steigeach.
   e. set_test_mode : Suidhich deuchainn airson a ruith ann am modh sònraichte.
   f. get_test_mode : Clò-bhuail am modh deuchainn làithreach.
   g. seata_burst_size : Suidhich meud burst ann am bytes.
   h. get_burst_size : Clò-bhuail fiosrachadh meud burst.

Bidh an deuchainn soirbheachail a’ clò-bhualadh teachdaireachd HW_TEST:PASS. Gu h-ìosal tha na slatan-tomhais dol seachad airson ruith deuchainn:

• Chan eil mearachdan ann airson CRC32, CRC24, agus seiceadair.
• Bu chòir SOPan agus EOPan a tha air an tar-chuir a bhith co-ionnan ris an fheadhainn a fhuaireadh.

Tha na leanas sample toradh a’ nochdadh ruith deuchainn soirbheachail ann am modh Interlaken:
FIOSRACHADH: INFO: Stad a bhith a 'cruthachadh pacaidean
==== AITHISG STATUS ====
TX KHz: 402813
RX KHz: 402813
Glasan tric: 0x0000ff
Glasadh TX PLL: 0x000001
Co-thaobhadh: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
glas facal: 0x0000ff
glas sioncranachaidh: 0x0000ff
Mearachdan CRC32: 0
Mearachdan CRC24: 0
Mearachdan dearbhaidh: 0
Brataichean mearachd FIFO: 0x000000
SOPn air an tar-chuir: 1087913770
EOPs air an tar-chuir: 1087913770
SOPn air fhaighinn: 1087913770
EOPs air fhaighinn: 1087913770
ECC ceartachadh: 0
Mearachd ECC: 0
Chaidh 161 diog seachad bho powerup
HW_TEST : PASS
Bidh an deuchainn soirbheachail a’ clò-bhualadh teachdaireachd HW_TEST : PASS. Gu h-ìosal tha na slatan-tomhais dol seachad airson ruith deuchainn:

• Chan eil mearachdan ann airson CRC32, CRC24, agus seiceadair.
• Bu chòir SOPan agus EOPan a tha air an tar-chuir a bhith co-ionnan ris an fheadhainn a fhuaireadh.

Tha na leanas sample toradh a’ nochdadh ruith deuchainn soirbheachail ann am modh Interlaken Lookaside:
FIOSRACHADH: INFO: Stad a bhith a 'cruthachadh pacaidean
==== AITHISG STATUS ====
TX KHz: 402813
RX KHz: 402812
Glasan tric: 0x000fff
Glasadh TX PLL: 0x000001
Co-thaobhadh: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
glas facal: 0x000fff
glas sioncranachaidh: 0x000fff
Mearachdan CRC32: 0
Mearachdan CRC24: 0
Mearachdan dearbhaidh: 0
SOPn air an tar-chuir: 461
EOPs air an tar-chuir: 461
SOPn air fhaighinn: 461
EOPs air fhaighinn: 461
Chaidh 171 diog seachad bho powerup
HW_TEST : PASS

Dealbhadh Example Tuairisgeul

Tha an dealbhadh example a’ nochdadh comasan cridhe Interlaken IP.
Fiosrachadh Co-cheangailte
Interlaken (2na ginealach) FPGA IP Stiùireadh Cleachdaiche
2.1. Dealbhadh Example Giùlan
Gus an dealbhadh ann am bathar-cruaidh a dhearbhadh, dèan na h-òrdughan a leanas anns an System Console::

1. Lorg an suidheachadh file:
   % tùsample> uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl
2. Ruith an deuchainn:
   % run_example_dealbhadh
3. Dealbhadh bathar-cruaidh Interlaken (2na ginealach) example crìoch a chur air na ceumannan a leanas:
   a. Ag ath-shuidheachadh an IP Interlaken (2na ginealach).
   b. A’ rèiteachadh an IP Interlaken (2na ginealach) ann am modh loopback a-staigh.
   c. A ’cur sruth de phasgan Interlaken le dàta ro-mhìnichte san eallach pàighidh gu eadar-aghaidh gluasad dàta neach-cleachdaidh TX de chridhe IP.
   d. Dèan sgrùdadh air na pacaidean a fhuaireadh agus ag aithris air an inbhe. Tha an inneal sgrùdaidh pacaid air a ghabhail a-steach ann an dealbhadh bathar-cruaidh example a’ toirt seachad na comasan sgrùdaidh pacaid bunaiteach a leanas:
   • Dèan cinnteach gu bheil an t-sreath pacaid tar-chuir ceart.
   • A’ dèanamh cinnteach gu bheil an dàta a gheibhear a’ freagairt ris na luachan ris am biodh dùil le bhith a’ dèanamh cinnteach gu bheil an dà chuid cunntas tòiseachaidh pacaid (SOP) agus deireadh pacaid (EOP) a’ co-thaobhadh fhad ‘s a thathar a’ sgaoileadh agus a’ faighinn dàta.

2.2. Comharran eadar-aghaidh
Clàr 5. Dealbhadh Example Comharran Eadar-aghaidh

Ainm Port	Stiùir	Leud (Bits)	Tuairisgeul
mgmt_clk	Cuir a-steach	1	Cuir a-steach cloc siostam. Feumaidh tricead cloc a bhith 100 MHz.
pll_ref_clk /pll_ref_clk[1:0] (2)	Cuir a-steach	2-Faoilleach	Cloc iomraidh transceiver. A’ stiùireadh an RX CDR PLL.

Ainm Port	Stiùir	Leud (Bits)	Tuairisgeul
			Chan eil pll_ref_clk[1] ri fhaighinn ach nuair a chuireas tu an comas Sàbhail nach deach a chleachdadh Thoir an aire: seanalan transceiver airson PAM4 paramadair ann an atharrachaidhean IP modh E-tile PAM4.
rx_pin	Cuir a-steach	Àireamh de shlighean	Pin dàta neach-gabhail SERDES.
tx_pin	Toradh	Àireamh de shlighean	Tar-chuir prìne dàta SERDES.
rx_pin_n	Cuir a-steach	Àireamh de shlighean	Pin dàta neach-gabhail SERDES. Chan eil an comharra seo ri fhaighinn ach ann an atharrachaidhean inneal modh E-tile PAM4.
tx_pin_n	Toradh	Àireamh de shlighean	Tar-chuir prìne dàta SERDES. Chan eil an comharra seo ri fhaighinn ach ann an atharrachaidhean inneal modh E-tile PAM4.
mac_clk_pll_ref	Cuir a-steach	1	Feumaidh an comharra seo a bhith air a stiùireadh le PLL agus feumaidh e an aon stòr cloc a chleachdadh a bhios a’ draibheadh ​​​​pll_ref_clk. Chan eil an comharra seo ri fhaighinn ach ann an atharrachaidhean inneal modh E-tile PAM4.
usr_pb_ath-shuidheachadh_n	Cuir a-steach	1	Ath-shuidheachadh siostaim.

Fiosrachadh Co-cheangailte
Comharran eadar-aghaidh
2.3. Clàradh Mapa
Thoir an aire:

• Dealbhadh Example clàradh seòladh a’ tòiseachadh le 0x20 ** fhad ‘s a bhios prìomh sheòladh clàr IP Interlaken a’ tòiseachadh le 0x10 **.
• Còd ruigsinneachd: RO - Leugh a-mhàin, agus RW - Leugh / Sgrìobh.
• Bidh consol an t-siostaim a’ leughadh an dealbhadh example bhith a’ clàradh agus ag aithris air inbhe na deuchainn air an sgrion.

Clàr 6. Dealbhadh Example Clàr Mapa airson Interlaken Design Example

Offset	Ainm	Ruigsinneachd	Tuairisgeul
8h00	Glèidhte
8h01	Glèidhte
8h02	Ath-shuidheachadh siostam PLL	RO	Tha na pìosan a leanas a’ comharrachadh iarrtas ath-shuidheachadh siostam PLL agus luach a chomasachadh: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8h03	Sreath RX air a cho-thaobhadh	RO	A’ nochdadh co-thaobhadh an t-sreath RX.
8h04	WORD glaiste	RO	[NUM_LANES–1:0] - Comharrachadh crìochan facal (bacadh).

(2) Nuair a bheir thu comas Glèidh seanalan transceiver nach deach a chleachdadh airson paramadair PAM4, thèid port cloc iomraidh a bharrachd a chuir ris gus an t-sianal tràillean PAM4 nach deach a chleachdadh a ghleidheadh.

Offset	Ainm	Ruigsinneachd	Tuairisgeul
8h05	Sioncronadh glaiste	RO	[NUM_LANES–1:0] - Sioncronadh metaframe.
8'h06 - 8'h09	Cunntas mearachd CRC32	RO	A’ nochdadh an àireamh mhearachdan CRC32.
8'h0a	Cunntas mearachd CRC24	RO	A’ nochdadh an àireamh mhearachdan CRC24.
8'h0B	Comharra thar-shruth/fo-shruth	RO	Tha na pìosan a leanas a’ nochdadh: • Bit [3] – comharra fo-shruth TX • Bit [2] – comharra thar-shruth TX • Bit [1] – comharra thar-shruth RX
8'h0C	Cunntas SOP	RO	A’ nochdadh an àireamh de SOP.
8'h0d	Cunntas EOP	RO	A’ nochdadh an àireamh de EOP
8'h0E	Cunntas mearachd	RO	A’ nochdadh an àireamh de mhearachdan a leanas: • A' call co-thaobhadh an t-sreatha • Facal smachd mì-laghail • Pàtran frèam mì-laghail • Comharra SOP no EOP a dhìth
8'h0F	send_data_mm_clk	RW	Sgrìobh 1 gu bit [0] gus an comharra gineadair a chomasachadh.
8h10	Mearachd neach-sgrùdaidh		A’ nochdadh mearachd an neach-dearbhaidh. (Mearachd dàta SOP, mearachd àireamh seanail, agus mearachd dàta PLD)
8h11	Glasadh siostam PLL	RO	Tha Bit [0] a’ comharrachadh comharra glasaidh PLL.
8h14	Cunntas TX SOP	RO	A’ nochdadh an àireamh de SOP a chruthaich gineadair a’ phacaid.
8h15	Cunntas TX EOP	RO	A’ nochdadh an àireamh de EOP a ghineadh gineadair a’ phacaid.
8h16	Pasgan leantainneach	RW	Sgrìobh 1 gu bit [0] gus am pasgan leantainneach a chomasachadh.
8h39	Cunntas mearachd ECC	RO	A’ nochdadh àireamh mhearachdan ECC.
8h40	Ceartaich ECC àireamh mhearachdan	RO	A’ nochdadh an àireamh de mhearachdan ECC a chaidh a cheartachadh.

Clàr 7. Dealbhadh Example Clàr Mapa airson Interlaken Look-aside Design Example
Cleachd am mapa clàraidh seo nuair a ghineas tu an dealbhadh example le Dèan comas air paramadair modh Interlaken Look-aside air a thionndadh air.

Offset	Ainm	Ruigsinneachd	Tuairisgeul
8h00	Glèidhte
8h01	Ath-shuidheachadh cuntair	RO	Sgrìobh 1 gu bit [0] gus TX agus counter counter RX a ghlanadh.
8h02	Ath-shuidheachadh siostam PLL	RO	Tha na pìosan a leanas a’ comharrachadh iarrtas ath-shuidheachadh siostam PLL agus luach a chomasachadh: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8h03	Sreath RX air a cho-thaobhadh	RO	A’ nochdadh co-thaobhadh an t-sreath RX.
8h04	WORD glaiste	RO	[NUM_LANES–1:0] - Comharrachadh crìochan facal (bacadh).
8h05	Sioncronadh glaiste	RO	[NUM_LANES–1:0] - Sioncronadh metaframe.
8'h06 - 8'h09	Cunntas mearachd CRC32	RO	A’ nochdadh an àireamh mhearachdan CRC32.
8'h0a	Cunntas mearachd CRC24	RO	A’ nochdadh an àireamh mhearachdan CRC24.

Offset	Ainm	Ruigsinneachd	Tuairisgeul
8'h0B	Glèidhte
8'h0C	Cunntas SOP	RO	A’ nochdadh an àireamh de SOP.
8'h0d	Cunntas EOP	RO	A’ nochdadh an àireamh de EOP
8'h0E	Cunntas mearachd	RO	A’ nochdadh an àireamh de mhearachdan a leanas: • A' call co-thaobhadh an t-sreatha • Facal smachd mì-laghail • Pàtran frèam mì-laghail • Comharra SOP no EOP a dhìth
8'h0F	send_data_mm_clk	RW	Sgrìobh 1 gu bit [0] gus an comharra gineadair a chomasachadh.
8h10	Mearachd neach-sgrùdaidh	RO	A’ nochdadh mearachd an neach-dearbhaidh. (Mearachd dàta SOP, mearachd àireamh seanail, agus mearachd dàta PLD)
8h11	Glasadh siostam PLL	RO	Tha Bit [0] a’ comharrachadh comharra glasaidh PLL.
8h13	Cunntas latency	RO	A’ nochdadh an àireamh de dh’ aithghearrachd.
8h14	Cunntas TX SOP	RO	A’ nochdadh an àireamh de SOP a chruthaich gineadair a’ phacaid.
8h15	Cunntas TX EOP	RO	A’ nochdadh an àireamh de EOP a ghineadh gineadair a’ phacaid.
8h16	Pasgan leantainneach	RO	Sgrìobh 1 gu bit [0] gus am pasgan leantainneach a chomasachadh.
8h17	TX agus RX counter co-ionann	RW	A’ nochdadh gu bheil cuntair TX agus RX co-ionann.
8h23	Dèan comas air latency	WO	Sgrìobh 1 gu bit [0] gus tomhas latency a chomasachadh.
8h24	Latency deiseil	RO	A’ nochdadh gu bheil tomhas latency deiseil.

Interlaken (2na ginealach) Intel Agilex FPGA IP Design Example Tasglann Stiùireadh Luchd-cleachdaidh

Airson na dreachan as ùire agus roimhe seo den stiùireadh cleachdaiche seo, thoir sùil air an fhaidhle Eadar-theangach (2na Ginealach) Intel Agilex FPGA IP Design Example Stiùireadh Cleachdaiche Tionndadh HTML. Tagh an dreach agus cliog air Download. Mura h-eil dreach IP no bathar-bog air a liostadh, tha an stiùireadh cleachdaiche airson an tionndadh IP no bathar-bog roimhe a’ buntainn.
Tha dreachan IP an aon rud ris na dreachan bathar-bog Intel Quartus Prime Design suas gu v19.1. Bho dreach bathar-bog Intel Quartus Prime Design Suite 19.2 no nas fhaide air adhart, tha sgeama tionndadh IP ùr aig coraichean IP.

Eachdraidh ath-sgrùdadh sgrìobhainnean airson Interlaken (2na ginealach) Intel Agilex FPGA IP Design Example Stiùireadh Cleachdaiche

Tionndadh Sgrìobhainn	Intel Quartus Prìomh Tionndadh	Tionndadh IP	Atharrachaidhean
2022.08.03	21.3	20.0.1	Ceartaich an inneal OPN airson an Intel Agilex F-Series Transceiver-SoC Development Kit.
2021.10.04	21.3	20.0.1	• Taic a bharrachd airson simuladair QuestaSim. • Taic air a thoirt air falbh airson simuladair NCSim.
2021.02.24	20.4	20.0.1	• Fiosrachadh air a chur ris mu bhith a 'gleidheadh ​​​​an t-sianail transceiver nach deach a chleachdadh airson PAM4 ann an earrann: Hardware Design Example Components. • Chuir sinn ris an tuairisgeul comharra pll_ref_clk[1] anns an earrainn: Comharran Eadar-aghaidh.
2020.12.14	20.4	20.0.0	• Ùraichte sample toradh deuchainn bathar-cruaidh airson modh Interlaken agus modh Interlaken Look-aside ann an earrann A’ dèanamh deuchainn air Hardware Design Example. • Mapa clàr ùraichte airson dealbhadh Interlaken Look-aside example anns an earrann Clàr Mapa. • Chuir sinn ris slatan-tomhais pasachaidh airson ruith deuchainn bathar-cruaidh soirbheachail anns an earrainn Testing the Hardware Design Example.
2020.10.16	20.2	19.3.0	Òrdugh ceart airson a’ chiad calibration atharrachaidh a ruith air taobh RX ann an Testing the Hardware Design Example earrann.
2020.06.22	20.2	19.3.0	• Tha an dealbhadh example ri fhaighinn airson modh Interlaken Look-aside. • Bathar-cruaidh deuchainn air an dealbhadh example ri fhaighinn airson atharrachaidhean inneal Intel Agilex. • Figear air a chur ris: Diagram Bloc Àrd-ìre airson Dealbhadh Interlaken (2na ginealach) Example. • Ùrachadh earrannan a leanas: - Bathar-cruaidh is bathar-bog riatanasan - Structar leabhar-seòlaidh • Atharraichte air na figearan a leanas gus ùrachadh co-cheangailte ri Interlaken Look-aside a ghabhail a-steach: - Figear: Dealbhadh Bathar-cruaidh Interlaken (2na ginealach) Example Àrd Diagram Bloc Ìre airson Atharrachadh Modh NRZ E-tile - Figear: Dealbhadh Bathar-cruaidh Interlaken (2na ginealach) Example Diagram Bloc Àrd Ìre airson Atharrachadh Modh E-tile PAM4 • Figear ùraichte: Deasaiche Parameter IP. • Chaidh fiosrachadh a chuir ris mu na roghainnean tricead anns an tagradh smachd gleoc anns an roinn A’ cur ri chèile agus a’ rèiteachadh an Dealbhadh Example ann am Bathar-cruaidh.

Tionndadh Sgrìobhainn	Intel Quartus Prìomh Tionndadh	Tionndadh IP	Atharrachaidhean
			• Chaidh toraidhean ruith deuchainn a chur ris airson an Interlaken Look-aside anns na h-earrannan a leanas: - A’ dèanamh atharrais air Design Example Testbench - A’ dèanamh deuchainn air Dealbhadh Bathar-cruaidh Example • Air a chur ris na comharran ùra a leanas anns an roinn Comharran Eadar-aghaidh: – mgmt_clk – rx_pin_n – tx_pin_n – mac_clk_pll_ref • Mapa clàr air a chur ris airson dealbhadh Interlaken Look-aside example ann an earrann: Clàr Mapa.
2019.09.30	19.3	19.2.1	Clk100 air a thoirt air falbh. Tha an mgmt_clk na ghleoc fiosrachaidh don IO PLL anns na leanas: • Figear: Interlaken (2na ginealach) Dealbhadh Bathar-cruaidh Example Diagram Bloc Àrd Ìre airson Atharrachadh Modh NRZ E-tile. • Figear: Interlaken (2na ginealach) Dealbhadh Bathar-cruaidh Example Diagram Bloc Àrd Ìre airson Atharrachadh Modh PAM4 E-tile.
2019.07.01	19.2	19.2	Sgaoileadh tùsail.

Intel Corporation. Còraichean uile glèidhte. Tha Intel, suaicheantas Intel, agus comharran Intel eile nan comharran-malairt aig Intel Corporation no na fo-chompanaidhean aige. Tha Intel airidh air coileanadh a thoraidhean FPGA agus semiconductor gu mion-chomharrachadh gnàthach a rèir barantas àbhaisteach Intel, ach tha e a’ gleidheadh ​​​​na còrach atharrachaidhean a dhèanamh air toraidhean is seirbheisean sam bith aig àm sam bith gun rabhadh. Chan eil Intel a’ gabhail uallach no uallach sam bith ag èirigh bho bhith a’ cleachdadh no a’ cleachdadh fiosrachadh, toradh no seirbheis sam bith a tha air a mhìneachadh an seo ach a-mhàin mar a chaidh aontachadh gu soilleir ann an sgrìobhadh le Intel. Thathas a’ moladh do luchd-ceannach Intel an dreach as ùire de shònrachaidhean inneal fhaighinn mus cuir iad earbsa ann am fiosrachadh foillsichte sam bith agus mus cuir iad òrdughan airson toraidhean no seirbheisean.
* Faodar ainmean is suaicheantasan eile a thagradh mar sheilbh chàich.
ISO
9001:2015
Clàraichte
Interlaken (2na ginealach) Intel® Agilex ™ FPGA IP Design Example Stiùireadh Cleachdaiche

Tionndadh air-loidhne
Cuir fios air ais
Àireamh a' Chlàir: 683800
UG-20239
Tionndadh: 2022.08.03

Sgrìobhainnean/Goireasan

intel Interlaken (2na ginealach) Agilex FPGA IP Design Example [pdfStiùireadh Cleachdaiche Interlaken 2na ginealach Agilex FPGA IP Design Example, Interlaken, 2na ginealach Agilex FPGA IP Design Example, Agilex FPGA IP Design Example, IP Design Example

Iomraidhean

• Leabhar-làimhe cleachdaiche