ינטעל UG-20093 ModelSim FPGA אַדישאַן סימיאַליישאַן

ModelSim* - Intel® FPGA אַדישאַן סימיאַליישאַן שנעל-אָנהייב Intel® Quartus® Prime Pro אַדישאַן

דער דאָקומענט דעמאַנסטרייץ ווי צו סימולירן אַן Intel® Quartus® Prime Pro אַדישאַן פּלאַן אין די ModelSim* - Intel FPGA אַדישאַן סימיאַלייטער. פּלאַן סימיאַליישאַן וועראַפייז דיין פּלאַן איידער מיטל פּראָגראַממינג. די Intel Quartus Prime ווייכווארג דזשענערייץ סימיאַליישאַן files פֿאַר געשטיצט EDA סימיאַלייטערז בעשאַס פּלאַן זאַמלונג.
פיגורע 1. מאָדעלסים - ינטעל פפּגאַ אַדישאַן

פּלאַן סימיאַליישאַן ינוואַלווז דזשענערייטינג סימיאַליישאַן files, קאַמפּיילינג סימיאַליישאַן מאָדעלס, לויפן די סימיאַליישאַן, און viewינג די רעזולטאַטן. די פאלגענדע סטעפּס באַשרייַבן דעם לויפן:

1. עפֿענען די עקסampדי פּלאַן אויף בלאַט 4
2. ספּעציפיצירן די EDA טול סעטטינגס אויף בלאַט 4
3. דזשענערייט אַ סימיאַלייטער סעטאַפּ סקריפּט מוסטער אויף בלאַט 5
4. מאָדיפיצירן די סימיאַלייטער סעטאַפּ סקריפּט אויף בלאַט 6
5. צונויפנעמען און סימולירן די פּלאַן אויף בלאַט 8
6. View סיגנאַל וואַוועפאָרמס אויף בלאַט 9
7. לייג סיגנאַלז צו די סימיאַליישאַן אויף בלאַט 11
8. רירון סימיאַליישאַן אויף בלאַט 12
9. מאָדיפיצירן די סימיאַליישאַן טעסטבענטש אויף בלאַט 12

עפֿענען די עקסampלאַ פּלאַן

די PLL_RAM עקסampדער פּלאַן כולל Intel FPGA IP קאָרעס צו באַווייַזן די יקערדיק סימיאַליישאַן לויפן. אראפקאפיע די עקסample design files און עפענען די פּרויעקט אין די Intel Quartus Prime ווייכווארג.
באַמערקונג: דעם קוויק-אָנהייב ריקווייערז אַ יקערדיק פארשטאנד פון ייַזנוואַרג באַשרייַבונג שפּראַך סינטאַקס און די Intel Quartus Prime פּלאַן לויפן, ווי די Intel Quartus Prime Pro Edition וויקיפּעדיע אָנליין טראַינינג באשרייבט.

1. אראפקאפיע און אַנזיפּ די Quartus_Pro_PLL_RAM.zip פּלאַן עקסample.
2. קאַטער די Intel Quartus Prime Pro Edition ווייכווארג ווערסיע 19.4 אָדער שפּעטער.
3. צו עפֿענען די עקסampדי פּלאַן פּרויעקט, גיט File ➤ עפֿן פּראָיעקט, סעלעקטירן דעם pll_ram.qpf פּרויעקט file, און דעמאָלט גיט OK.

פיגורע 2. פּלל_ראַם פּראָיעקט אין די Intel Quartus Prime Pro אַדישאַן

ספּעציפיצירן די EDA טול סעטטינגס

ספּעציפיצירן EDA געצייַג סעטטינגס צו דזשענערייט סימיאַליישאַן fileס פֿאַר געשטיצט סימיאַלייטערז.

1. אין די Intel Quartus Prime ווייכווארג, גיט אַסיינמאַנץ ➤ סעטטינגס ➤ EDA טול סעטטינגס.
2. אונטער סימיאַליישאַן, אויסקלייַבן ModelSim-Intel FPGA ווי די טול נאָמען. האַלטן די פעליקייַט סעטטינגס פֿאַר פֿאָרמאַט פֿאַר רעזולטאַט נעטליסט און רעזולטאַט וועגווייַזער.

דזשענערייט אַ סימיאַלייטער סעטאַפּ סקריפּט מוסטער

סימיאַלייטער סעטאַפּ סקריפּס העלפֿן איר סימולירן די IP קאָרעס אין דיין פּלאַן. גיי די סטעפּס צו דזשענערייט די פאַרקויפער-ספּעציפיש סימיאַלייטער סעטאַפּ שריפט מוסטער פֿאַר די IP מאַדזשולז אין די עקסample design. דערנאָך איר קענען קאַסטאַמייז דעם מוסטער פֿאַר דיין ספּעציפיש סימיאַליישאַן צילן.

1. צו זאַמלען די פּלאַן, גיט פּראַסעסינג ➤ אָנהייב קאָמפּילאַטיאָן. די אַרטיקלען פֿענצטער ינדיקייץ ווען זאַמלונג איז גאַנץ.
2. דריקט מכשירים ➤ גענעראַטע סימולאַטאָר סעטאַפּ סקריפּט פֿאַר IP. ריטיין די פעליקייַט רעזולטאַט וועגווייַזער און ניצן קאָרעוו פּאַטס ווען מעגלעך באַשטעטיקן פֿאַר די סעטאַפּ שריפט file. די סעטאַפּ שריפט מוסטער דזשענערייץ אין די וועגווייַזער אַז איר ספּעציפיצירן.

פיגורע 3. גענעראַטע סימולאַטאָר סעטאַפּ סקריפּס יפּ דיאַלאָג באָקס

מאָדיפיצירן די סימיאַלייטער סעטאַפּ סקריפּט

מאָדיפיצירן די דזשענערייטאַד סימיאַלייטער סעטאַפּ שריפט צו געבן ספּעציפיש קאַמאַנדז וואָס סימולירן די IP קאָרעס אין די פּרויעקט.

1. אין אַ טעקסט רעדאַקטאָר, עפֿענען די /PLL_RAM/mentor/msim_setup.tcl file.
2. שאַפֿן אַ נייַע טעקסט file מיט די נאָמען mentor_example.do און ראַטעווען עס אין די /PLL_RAM/mentor/ וועגווייַזער.
3. אין די msim_setup.tcl file, נאָכמאַכן די אָפּטיילונג פון קאָד ענקלאָוזד אין די TOP-LEVEL Template - BEGIN און TOP-LEVEL Template - END באַמערקונגען, און דעמאָלט פּאַפּ דעם קאָד אין די נייַע mentor_example.do file.
4. אין די מאַדרעך_עקסample.do file, ויסמעקן די איין פונט (#) אותיות איידער די פאלגענדע כיילייטיד שורות צו געבן זאַמלונג קאַמאַנדז:

פיגורע 4. ונקאָממענט כיילייטיד סימיאַליישאַן קאַמאַנדז אין די שריפט

1. פאַרבייַטן די פאלגענדע שורות אין די mentor_example.do שריפט:

טיש 1. ספּעציפיצירן וואַלועס אין די mentor_example.do סקריפּט

פאַרבייַטן דעם שורה	מיט דעם שורה
שטעלן QSYS_SIMDIR	../
וולאָג files>	vlog -vlog01compat -אַרבעט אַרבעט ../PLL_RAM.v vlog -vlog01compat -אַרבעט אַרבעט ../UP_COUNTER_IP/UP_COUNTER_IP.v vlog -vlog01compat -אַרבעט אַרבעט ../DOWN_COUNTER_IP/DOWN_COUNTER_IP.v vlog -vlog01compat -אַרבעט אַרבעט ../ClockPLL/ClockPLL.v vlog -vlog01compat -work work ../RAMhub/RAMhub.v vlog -vlog01compat -work work ../testbench_1.v
שטעלן TOP_LEVEL_NAME	שטעלן TOP_LEVEL_NAME טב
לויפן -אַ	לייגן כוואַליע * view סטרוקטור view סיגנאַלז לויפן -אַלע

1. היט די /PLL_RAM/mentor/mentor_example.do file. די פאלגענדע פיגור ווייזט די mentor_example.do file נאָך ריוויזשאַנז זענען גאַנץ:

פיגורע 5. געענדיקט Top-Level IP Simulation Setup סקריפּט

צונויפנעמען און סימולירן די פּלאַן

לויפן די שפּיץ-מדרגה mentor_example.do שריפט אין די ModelSim - Intel FPGA אַדישאַן ווייכווארג צו זאַמלען און סימולירן דיין פּלאַן.

1. קאַטער די ModelSim - Intel FPGA אַדישאַן ווייכווארג. די ModelSim - Intel FPGA אַדישאַן GUI אָרגאַניזירט די עלעמענטן פון דיין סימיאַליישאַן אין באַזונדער פֿענצטער און טאַבס.
2. פֿון PLL_RAM פּרויעקט וועגווייַזער, עפענען די testbench_1.v file. סימילאַרלי, עפֿענען די מאַדרעך / mentor_example.do file.
3. צו ווייַזן די טראַנסקריפּט פֿענצטער, גיט View ➤ טראַנסקריפּט. איר קענען אַרייַן קאַמאַנדז פֿאַר ModelSim - Intel FPGA אַדישאַן גלייַך אין די טראַנסקריפּט פֿענצטער.
4. טיפּ די פאלגענדע באַפֿעל אין די טראַנסקריפּט פֿענצטער און דריקן אַרייַן: do mentor_example.do

דער פּלאַן קאַמפּיילז און סימיאַלייץ לויט דיין ספּעסאַפאַקיישאַנז אין די mentor_example.no שריפט. די פאלגענדע פיגור ווייזט די ModelSim - Intel FPGA אַדישאַן סימיאַלייטער:

פיגורע 6. ModelSim - Intel FPGA Edition GUI

View סיגנאַל וואַוועפאָרמס

גיי די סטעפּס צו view סיגנאַלז אין די testbench_1.v סימיאַליישאַן וואַוועפאָרם:

1. דריקט דעם וואַווע פֿענצטער. די סימיאַליישאַן וואַוועפאָרם ענדס ביי 11030 ns, ווי די טעסטבענטש ספּעסאַפייז. די וואַווע פֿענצטער רשימות די זייגער, WE, OFFSET, RESET_N און RD_DATA סיגנאַלז.

פיגורע 7. מאָדעלסים - ינטעל פפּגאַ אַדישאַן וואַווע פֿענצטער

1. צו view די סיגנאַלז אין די שפּיץ-מדרגה pll_ram.v פּלאַן, גיט די סים קוויטל. די סים פֿענצטער סינגקראַנייזיז מיט די אָבדזשעקץ פֿענצטער.

פיגורע 8. מאָדעלסים - ינטעל פפּגאַ אַדישאַן סים און אָבדזשעקץ ווינדאָוז

1. צו view די שפּיץ-מדרגה מאָדולע סיגנאַלז, יקספּאַנד די טב טעקע אין די אָבדזשעקץ קוויטל. סימילאַרלי, יקספּאַנד די Test1 טעקע. די אָבדזשעקץ פֿענצטער דיספּלייז די UP_module, DOWN_module, PLL_module און RAM_module סיגנאַלז.
2. אין די סים פֿענצטער, גיט אַ מאָדולע אונטער Test1 צו ווייַזן די סיגנאַלז פון די מאָדולע אין די אָבדזשעקץ פֿענצטער.
3. View די סימיאַליישאַן ביבליאָטעק files אין די ביבליאָטעק פֿענצטער.

פיגורע 9. מאָדעלסים - ינטעל פפּגאַ אַדישאַן ביבליאָטעק פֿענצטער

לייג סיגנאַלז צו די סימיאַליישאַן

די CLOCK, WE, OFFSET, RESET_N און RD_DATA סיגנאַלז דערשייַנען אויטאָמאַטיש אין די וואַווע פֿענצטער ווייַל די שפּיץ-מדרגה פּלאַן דיפיינז די I/O. אין אַדישאַן, איר קענען אָפּטיאָנאַללי לייגן ינערלעך סיגנאַלז צו די סימיאַליישאַן.

1. אין די אָבדזשעקץ פֿענצטער, געפֿינען די UP_module, DOWN_module, PLL_module און RAM_module מאַדזשולז.
2. אין די אָבדזשעקץ פֿענצטער, אויסקלייַבן RAM_module. די ינפּוץ און אַוטפּוץ פון די מאָדולע זענען
3. ווייַז.

פיגורע 10. לייג סיגנאַלז צו וואַווע פֿענצטער

1. צו לייגן די ינערלעך סיגנאַלז צווישן די אַראָפּ-טאָמבאַנק און צווייענדיק-פּאָרט באַראַן מאָדולע, רעכט גיט רדדרעסס און דעמאָלט גיט לייג וואַווע.
2. צו לייגן די ינערלעך סיגנאַלז צווישן די אַרויף-טאָמבאַנק און צווייענדיק-פּאָרט באַראַן מאָדולע, רעכט גיט אויף די אַדרעס און דעמאָלט גיט לייג וואַווע. אַלטערנאַטיוועלי, איר קענען שלעפּן און פאַלן די סיגנאַלז פון די אָבדזשעקץ פֿענצטער צו די וואַווע פֿענצטער.
3. צו דזשענערייט די וואַוועפאָרמס פֿאַר די נייַ סיגנאַלז איר לייגן, גיט סימולירן ➤ לויפן ➤ פאָרזעצן.

רירון סימיאַליישאַן

איר מוזן רירון די סימיאַליישאַן אויב איר מאַכן ענדערונגען צו די סימיאַליישאַן סעטאַפּ, אַזאַ ווי אַדינג סיגנאַלז צו די וואַווע פֿענצטער אָדער מאָדיפיצירן די testbench_1.v file. גיי די סטעפּס צו רירון סימיאַליישאַן:

1. אין די ModelSim - Intel FPGA אַדישאַן סימיאַלייטער, גיט סימולירן ➤ ריסטאַרט. האַלטן די פעליקייַט אָפּציעס און גיט OK. די אָפּציעס ויסמעקן די וואַוועפאָרמס און ריסטאַרט די סימיאַליישאַן צייט, בשעת איר האַלטן די נייטיק סיגנאַלז און סעטטינגס.
   באַמערקונג: אַלטערנאַטיוועלי, איר קענען לויפן די /PLL_RAM/mentor/mentor_example.do שריפט צו שייַעך-לויפן סימיאַליישאַן אויף די באַפֿעל שורה.
2. דריקט סימולירן ➤ ראַן ➤ ראַן -אַלע. די testbench_1.v file סימיאַלייץ לויט די טעסטבענטש ספּעסאַפאַקיישאַנז. צו פאָרזעצן סימיאַליישאַן, גיט סימולירן ➤ לויפן ➤ פאָרזעצן. דעם באַפֿעל האלט די סימיאַליישאַן ביז איר גיט די סטאָפּ קנעפּל.

מאָדיפיצירן די סימיאַליישאַן טעסטבענטש

די testbench_1.v עקסampדי טעסטבענטש טעסץ בלויז אַ ספּעציפיש גאַנג פון באדינגונגען און פּרובירן קאַסעס. איר קענען מאַניואַלי רעדאַגירן די testbench_1.v file אין די ModelSim - Intel FPGA אַדישאַן סימיאַלייטער צו פּרובירן אנדערע קאַסעס און טנאָים:

1. עפענען די testbench_1.v file אין די ModelSim - Intel FPGA אַדישאַן סימיאַלייטער.
2. רעכט גיט אין די testbench_1.v file צו באַשטעטיקן אַז די file איז נישט באַשטימט צו לייענען בלויז.
3. אַרייַן און ראַטעווען קיין נאָך טעסטבענטש פּאַראַמעטערס אין די testbench_1.v file.
4. צו דזשענערייט די וואַוועפאָרמס פֿאַר אַ טעסטבענטש וואָס איר מאָדיפיצירן, גיט סימולירן ➤ ריסטאַרט.
5. דריקט סימולירן ➤ ראַן ➤ ראַן -אַלע.

ModelSim - ינטעל FPGA אַדישאַן סימיאַליישאַן שנעל-אָנהייב רעוויזיע געשיכטע

דאָקומענט ווערסיע	Intel Quartus Prime ווערסיע	ענדערונגען
2019.12.30	19.4	• דערהייַנטיקט סטעפּס און סקרעענשאָץ פֿאַר Intel Quartus Prime Pro Edition ווערסיע 19.4. • דערהייַנטיקט פּלאַן עקסample file לינק און אינהאַלט.
2018.09.25	18.0	קערעקטאַד סינטאַקס ערראָרס אין mentor_example.do סקריפּט.
2018.05.07	18.0	אַוועקגענומען ומנייטיק שריט פון לויפן סימיאַליישאַן אין קאַמאַנד שורה פּראָצעדור.
2017.07.15	17.1	ערשט מעלדונג.

Intel Corporation. אלע רעכטן רעזערווירט. ינטעל, די ינטעל לאָגאָ און אנדערע ינטעל מאַרקס זענען טריידמאַרקס פון ינטעל קאָרפּאָראַטיאָן אָדער זייַן סאַבסידיעריז. ינטעל וואָראַנטיז פאָרשטעלונג פון זייַן FPGA און סעמיקאַנדאַקטער פּראָדוקטן צו קראַנט ספּעסאַפאַקיישאַנז אין לויט מיט ינטעל ס נאָרמאַל וואָראַנטי, אָבער ריזערווז די רעכט צו מאַכן ענדערונגען צו קיין פּראָדוקטן און באַדינונגס אין קיין צייט אָן באַמערקן. ינטעל אַסומז קיין פֿאַראַנטוואָרטלעכקייט אָדער אַכרייַעס וואָס איז שטייענדיק פֿון די אַפּלאַקיישאַן אָדער נוצן פון קיין אינפֿאָרמאַציע, פּראָדוקט אָדער דינסט דיסקרייבד דאָ, אַחוץ ווי ינטעל איז עקספּרעסלי מסכים צו שרייבן. ינטעל קאַסטאַמערז זענען אַדווייזד צו קריגן די לעצטע ווערסיע פון ​​די מיטל ספּעסאַפאַקיישאַנז איידער זיי פאַרלאָזנ אויף קיין ארויס אינפֿאָרמאַציע און איידער פּלייסינג אָרדערס פֿאַר פּראָדוקטן אָדער באַדינונגס.

• אנדערע נעמען און בראַנדז קענען זיין קליימד ווי די פאַרמאָג פון אנדערע.

דאָקומענטן / רעסאָורסעס

ינטעל UG-20093 ModelSim FPGA אַדישאַן סימיאַליישאַן [pdfבאַניצער גייד UG-20093 ModelSim FPGA אַדישאַן סימיאַליישאַן, UG-20093, ModelSim FPGA אַדישאַן סימיאַליישאַן, FPGA אַדישאַן סימיאַליישאַן, אַדישאַן סימיאַליישאַן

רעפערענצן

• באַניצער מאַנואַל