intel UG-20093 ModelSim FPGA Edition Efelychu

ModelSim* - Efelychu Argraffiad Intel® FPGA Quick-Start Intel® Quartus® Prime Pro Edition

Mae'r ddogfen hon yn dangos sut i efelychu dyluniad Intel® Quartus® Prime Pro Edition yn yr efelychydd ModelSim* - Intel FPGA Edition. Mae efelychiad dylunio yn gwirio'ch dyluniad cyn rhaglennu dyfeisiau. Mae meddalwedd Intel Quartus Prime yn cynhyrchu efelychiad files ar gyfer efelychwyr EDA a gefnogir yn ystod llunio dyluniad.
Ffigur 1. ModelSim - Intel FPGA Edition

Mae efelychiad dylunio yn cynnwys cynhyrchu efelychiad files, llunio modelau efelychiad, rhedeg yr efelychiad, a viewyn y canlyniadau. Mae'r camau canlynol yn disgrifio'r llif hwn:

1. Agorwch yr Example Dylunio ar dudalen 4
2. Nodwch Gosodiadau Offer EDA ar dudalen 4
3. Cynhyrchu Templed Sgript Gosod Efelychydd ar dudalen 5
4. Addasu'r Sgript Gosod Efelychydd ar dudalen 6
5. Lluniwch ac Efelychwch y Dyluniad ar dudalen 8
6. View Tonffurfiau Signal ar dudalen 9
7. Ychwanegu Arwyddion at yr Efelychiad ar dudalen 11
8. Ailredeg Efelychu ar dudalen 12
9. Addasu'r Fainc Prawf Efelychu ar dudalen 12

Agorwch yr Example Dylunio

Mae'r cyn PLL_RAMampMae dyluniad yn cynnwys creiddiau IP Intel FPGA i ddangos y llif efelychiad sylfaenol. Lawrlwythwch yr exampdylunio le files ac agor y prosiect yn y meddalwedd Intel Quartus Prime.
Nodyn: Mae'r Quick-Start hwn yn gofyn am ddealltwriaeth sylfaenol o gystrawen iaith disgrifio caledwedd a llif dylunio Intel Quartus Prime, fel y mae Hyfforddiant Ar-lein Sefydliad Intel Quartus Prime Pro Edition yn ei ddisgrifio.

1. Lawrlwythwch a dadsipiwch y Quartus_Pro_PLL_RAM.zip design example.
2. Lansio fersiwn meddalwedd Intel Quartus Prime Pro Edition 19.4 neu ddiweddarach.
3. I agor y cynample dylunio prosiect, cliciwch File ➤ Prosiect Agored, dewiswch y prosiect pll_ram.qpf file, ac yna cliciwch OK.

Ffigur 2. Prosiect pll_ram yn Argraffiad Intel Quartus Prime Pro

Nodwch Gosodiadau Offeryn EDA

Nodwch osodiadau offer EDA i gynhyrchu efelychiad files ar gyfer efelychwyr a gefnogir.

1. Yn y meddalwedd Intel Quartus Prime, cliciwch Assignments ➤ Settings ➤ Gosodiadau Offeryn EDA.
2. O dan Efelychu, dewiswch ModelSim-Intel FPGA fel enw'r Offeryn. Cadw'r gosodiadau rhagosodedig ar gyfer Fformat ar gyfer rhestr rwyd allbwn a chyfeiriadur Allbwn.

Cynhyrchu Templed Sgript Gosod Efelychydd

Mae sgriptiau gosod efelychydd yn eich helpu i efelychu'r creiddiau IP yn eich dyluniad. Dilynwch y camau hyn i gynhyrchu'r templed sgript gosod efelychydd sy'n benodol i'r gwerthwr ar gyfer y modiwlau IP yn y cynampdylunio le. Yna gallwch chi addasu'r templed hwn ar gyfer eich nodau efelychu penodol.

1. I lunio'r dyluniad, cliciwch Prosesu ➤ Dechrau Llunio. Mae'r ffenestr Negeseuon yn nodi pan fydd y casgliad wedi'i gwblhau.
2. Cliciwch Offer ➤ Cynhyrchu Sgript Gosod Efelychydd ar gyfer IP. Cadw'r cyfeiriadur Allbwn rhagosodedig a Defnyddio llwybrau cymharol pryd bynnag y bo modd gosod ar gyfer y sgript gosod file. Mae'r templed sgript gosod yn cynhyrchu yn y cyfeiriadur rydych chi'n ei nodi.

Ffigur 3. Cynhyrchu Blwch Deialog IP Sgriptiau Setup Efelychydd

Addasu'r Sgript Gosod Efelychydd

Addaswch y sgript gosod efelychydd a gynhyrchir i alluogi gorchmynion penodol sy'n efelychu creiddiau IP y prosiect.

1. Mewn golygydd testun, agorwch y /PLL_RAM/mentor/msim_setup.tcl file.
2. Creu testun newydd file gyda'r enw mentor_example.do a'i gadw yn y /PLL_RAM/mentor/ directory.
3. Yn y msim_setup.tcl file, copïwch yr adran o’r cod sydd wedi’i hamgáu o fewn y TEMPLED LEFEL UCHAF – DECHRAU a THEMLEDU LEFEL UCHAF – DIWEDD sylw, ac yna gludwch y cod hwn i’r mentor_ex newyddample.do file.
4. Yn y mentor_example.do file, dilëwch y nodau punt sengl (#) sy'n rhagflaenu'r llinellau a amlygwyd canlynol i alluogi gorchmynion llunio:

Ffigur 4. Uncomment Gorchmynion Efelychu a Amlygwyd yn y Sgript

1. Amnewidiwch y llinellau canlynol yn y mentor_exampsgript le.do:

Tabl 1. Nodwch y Gwerthoedd yn y mentor_example.do Sgript

Amnewid y Llinell hon	Gyda'r Llinell hon
gosod QSYS_SIMDIR	../
vlog files>	vlog -vlog01compat -work work ../PLL_RAM.v vlog -vlog01compat -work work ../UP_COUNTER_IP/UP_COUNTER_IP.v vlog -vlog01compat -work work ../DOWN_COUNTER_IP/DOWN_COUNTER_IP.v vlog -vlog01compat -work work./ClockPLL/ClockPLL.v vlog -vlog01compat -work work ../RAMhub/RAMhub.v vlog -vlog01compat -work work ../testbench_1.v
gosod TOP_LEVEL_NAME	gosod TOP_LEVEL_NAME tb
rhedeg -a	ychwanegu ton * view strwythur view signalau rhedeg -all

1. Arbedwch y /PLL_RAM/mentor/mentor_example.do file. Mae'r ffigur canlynol yn dangos y mentor_example.do file ar ôl cwblhau'r diwygiadau:

Ffigur 5. Sgript Gosod Efelychiad IP Lefel Uchaf wedi'i chwblhau

Llunio ac Efelychu'r Dyluniad

Rhedeg y mentor_ex lefel uchafampsgript le.do yn y ModelSim - meddalwedd Intel FPGA Edition i lunio ac efelychu eich dyluniad.

1. Lansio meddalwedd ModelSim - Intel FPGA Edition. Mae ModelSim - Intel FPGA Edition GUI yn trefnu elfennau eich efelychiad yn ffenestri a thabiau ar wahân.
2. O gyfeiriadur prosiect PLL_RAM, agorwch y testbench_1.v file. Yn yr un modd, agorwch y mentor/mentor_example.do file.
3. I arddangos y ffenestr Trawsgrifiad, cliciwch View ➤ Trawsgrifiad. Gallwch chi nodi gorchmynion ar gyfer ModelSim - Intel FPGA Edition yn uniongyrchol yn y ffenestr Trawsgrifiad.
4. Teipiwch y gorchymyn canlynol yn y ffenestr Trawsgrifiad ac yna pwyswch Enter: do mentor_example.do

Mae'r dyluniad yn llunio ac yn efelychu, yn unol â'ch manylebau yn y mentor_example.no sgript. Mae'r ffigur canlynol yn dangos y ModelSim - efelychydd Intel FPGA Edition:

Ffigur 6. ModelSim – Intel FPGA Edition GUI

View Tonffurfiau Signal

Dilynwch y camau hyn i view signalau yn y tonffurf efelychiad testbench_1.v:

1. Cliciwch ar y ffenestr Wave. Mae tonffurf yr efelychiad yn gorffen ar 11030 ns, fel y mae'r fainc brawf yn ei nodi. Mae ffenestr Wave yn rhestru'r signalau CLOCK, WE, OFFSET, RESET_N, ac RD_DATA.

Ffigur 7. ModelSim – Intel FPGA Edition Wave Window

1. I view y signalau yn y cynllun pll_ram.v lefel uchaf, cliciwch ar y tab Sim. Mae'r ffenestr Sim yn cydamseru â'r ffenestr Gwrthrychau.

Ffigur 8. ModelSim – Intel FPGA Edition Sim and Objects Windows

1. I view y signalau modiwl lefel uchaf, ehangwch y ffolder tb yn y tab Gwrthrychau. Yn yr un modd, ehangwch y ffolder Test1. Mae'r ffenestr Gwrthrychau yn dangos y signalau UP_module, DOWN_module, PLL_module, a RAM_module.
2. Yn y ffenestr Sim, cliciwch modiwl o dan Test1 i arddangos signalau'r modiwl yn y ffenestr Gwrthrychau.
3. View y llyfrgell efelychu files yn ffenestr y Llyfrgell.

Ffigur 9. ModelSim – Ffenestr Llyfrgell Argraffiad Intel FPGA

Ychwanegu Arwyddion i'r Efelychu

Mae'r signalau CLOCK, WE, OFFSET, RESET_N, ac RD_DATA yn ymddangos yn awtomatig yn ffenestr Wave oherwydd bod y dyluniad lefel uchaf yn diffinio'r I/O hyn. Yn ogystal, gallwch ddewisol ychwanegu signalau mewnol i'r efelychiad.

1. Yn y ffenestr Gwrthrychau, lleolwch y modiwlau UP_module, DOWN_module, PLL_module, a RAM_module.
2. Yn y ffenestr Gwrthrychau, dewiswch RAM_module. Mae mewnbynnau ac allbynnau'r modiwl yn
3. arddangos.

Ffigur 10. Ychwanegu Arwyddion i Ffenestr Ton

1. I ychwanegu'r signalau mewnol rhwng y modiwl RAM i lawr-cownter a phorthladd deuol, de-gliciwch raddress ac yna cliciwch Ychwanegu Wave.
2. I ychwanegu'r signalau mewnol rhwng y modiwl RAM i fyny'r cownter a phorthladd deuol, de-gliciwch ar wraddress ac yna cliciwch Ychwanegu Wave. Fel arall, gallwch lusgo a gollwng y signalau hyn o'r ffenestr Gwrthrychau i'r ffenestr Wave.
3. I gynhyrchu'r tonffurfiau ar gyfer y signalau newydd rydych chi'n eu hychwanegu, cliciwch Efelychu ➤ Rhedeg ➤ Parhau.

Ailredeg Efelychu

Rhaid i chi ail-redeg yr efelychiad os gwnewch newidiadau i'r gosodiad efelychiad, megis ychwanegu signalau i'r ffenestr Wave, neu addasu'r testbench_1.v file. Dilynwch y camau hyn i ail-redeg efelychiad:

1. Yn yr efelychydd ModelSim - Intel FPGA Edition, cliciwch Efelychu ➤ Ailgychwyn. Cadwch yr opsiynau rhagosodedig a chliciwch ar OK. Mae'r opsiynau hyn yn clirio'r tonffurfiau ac yn ailgychwyn yr amser efelychu, tra'n cadw'r signalau a'r gosodiadau angenrheidiol.
   Nodyn: Fel arall, gallwch ail-redeg y /PLL_RAM/mentor/mentor_exampsgript le.do i ail-redeg efelychiad ar y llinell orchymyn.
2. Cliciwch Efelychu ➤ Rhedeg ➤ Rhedeg -all. Mae'r fainc brawf_1.v file yn efelychu yn unol â manylebau'r fainc brawf. I barhau i efelychu, cliciwch Efelychu ➤ Rhedeg ➤ Parhau. Mae'r gorchymyn hwn yn parhau â'r efelychiad nes i chi glicio ar y botwm Stop.

Addasu'r Fainc Prawf Efelychu

Mae'r fainc prawf_1.v example testbench yn unig yn profi set benodol o amodau ac achosion prawf. Gallwch olygu'r testbench_1.v file yn y ModelSim - efelychydd Intel FPGA Edition i brofi achosion ac amodau eraill:

1. Agorwch y fainc prawf_1.v file yn y ModelSim - efelychydd Intel FPGA Edition.
2. De-gliciwch yn y testbench_1.v file i gadarnhau bod y file heb ei osod i Ddarllen yn Unig.
3. Rhowch ac arbedwch unrhyw baramedrau testbench ychwanegol yn y testbench_1.v file.
4. I gynhyrchu'r tonffurfiau ar gyfer mainc brawf rydych chi'n ei haddasu, cliciwch Efelychu ➤ Ailgychwyn.
5. Cliciwch Efelychu ➤ Rhedeg ➤ Rhedeg -all.

ModelSim - Hanes Adolygu Cychwyn Cyflym Efelychu Intel FPGA Edition

Fersiwn y Ddogfen	Fersiwn Intel Quartus Prime	Newidiadau
2019.12.30	19.4	• Camau a sgrinluniau wedi'u diweddaru ar gyfer fersiwn Intel Quartus Prime Pro Edition 19.4. • Dyluniad wedi'i ddiweddaru cynample file dolen a chynnwys.
2018.09.25	18.0	Gwallau cystrawen wedi'u cywiro yn mentor_example.do Sgript.
2018.05.07	18.0	Wedi dileu cam diangen o Rhedeg Efelychu ar y Llinell Reoli gweithdrefn.
2017.07.15	17.1	Rhyddhad cychwynnol.

Intel Gorfforaeth. Cedwir pob hawl. Mae Intel, logo Intel, a nodau Intel eraill yn nodau masnach Intel Corporation neu ei is-gwmnïau. Mae Intel yn gwarantu perfformiad ei gynhyrchion FPGA a lled-ddargludyddion i fanylebau cyfredol yn unol â gwarant safonol Intel, ond mae'n cadw'r hawl i wneud newidiadau i unrhyw gynhyrchion a gwasanaethau ar unrhyw adeg heb rybudd. Nid yw Intel yn cymryd unrhyw gyfrifoldeb nac atebolrwydd sy'n deillio o gymhwyso neu ddefnyddio unrhyw wybodaeth, cynnyrch neu wasanaeth a ddisgrifir yma ac eithrio fel y cytunwyd yn benodol yn ysgrifenedig gan Intel. Cynghorir cwsmeriaid Intel i gael y fersiwn ddiweddaraf o fanylebau dyfeisiau cyn dibynnu ar unrhyw wybodaeth gyhoeddedig a chyn archebu cynhyrchion neu wasanaethau.

• Gellir hawlio enwau a brandiau eraill fel eiddo eraill.

Dogfennau / Adnoddau

intel UG-20093 ModelSim FPGA Edition Efelychu [pdfCanllaw Defnyddiwr UG-20093 Efelychu Argraffiad ModelSim FPGA, UG-20093, Efelychu Argraffiad ModelSim FPGA, Efelychu Argraffiad FPGA, Efelychu Argraffiad

Cyfeiriadau

• Llawlyfr Defnyddiwr