intel UG-20093 Simulasi Edisi ModelSim FPGA

ModelSim* – Simulasi Intel® FPGA Edition Simulasi Pantas Intel® Quartus® Prime Pro Edition

Dokumen ini menunjukkan cara untuk mensimulasikan reka bentuk Intel® Quartus® Prime Pro Edition dalam simulator ModelSim* – Intel FPGA Edition. Simulasi reka bentuk mengesahkan reka bentuk anda sebelum pengaturcaraan peranti. Perisian Intel Quartus Prime menjana simulasi files untuk simulator EDA yang disokong semasa penyusunan reka bentuk.
Rajah 1. ModelSim – Intel FPGA Edition

Simulasi reka bentuk melibatkan penjanaan simulasi files, menyusun model simulasi, menjalankan simulasi, dan viewdalam keputusan. Langkah-langkah berikut menerangkan aliran ini:

1. Buka Example Design pada halaman 4
2. Tentukan Tetapan Alat EDA pada halaman 4
3. Hasilkan Templat Skrip Persediaan Simulator pada halaman 5
4. Ubah suai Skrip Persediaan Simulator pada halaman 6
5. Susun dan Simulasikan Reka Bentuk pada halaman 8
6. View Bentuk Gelombang Isyarat pada halaman 9
7. Tambah Isyarat pada Simulasi pada halaman 11
8. Jalankan Semula Simulasi pada halaman 12
9. Ubah suai Meja Ujian Simulasi pada halaman 12

Buka Example Reka bentuk

PLL_RAM exampreka bentuk termasuk teras IP FPGA Intel untuk menunjukkan aliran simulasi asas. Muat turun bekasampreka bentuk files dan buka projek dalam perisian Intel Quartus Prime.
Nota: Permulaan Pantas ini memerlukan pemahaman asas tentang sintaks bahasa penerangan perkakasan dan aliran reka bentuk Intel Quartus Prime, seperti yang diterangkan oleh Latihan Dalam Talian Yayasan Intel Quartus Prime Pro Edition.

1. Muat turun dan nyahzip reka bentuk Quartus_Pro_PLL_RAM.zip example.
2. Lancarkan perisian Intel Quartus Prime Pro Edition versi 19.4 atau lebih baru.
3. Untuk membuka bekasampprojek reka bentuk, klik File ➤ Buka Projek, pilih projek pll_ram.qpf file, dan kemudian klik OK.

Rajah 2. Projek pll_ram dalam Edisi Pro Intel Quartus Prime

Tentukan Tetapan Alat EDA

Tentukan tetapan alat EDA untuk menjana simulasi files untuk simulator yang disokong.

1. Dalam perisian Intel Quartus Prime, klik Tugasan ➤ Tetapan ➤ Tetapan Alat EDA.
2. Di bawah Simulasi, pilih ModelSim-Intel FPGA sebagai nama Alat. Kekalkan tetapan lalai untuk Format untuk senarai bersih keluaran dan direktori Output.

Hasilkan Templat Skrip Persediaan Simulator

Skrip persediaan simulator membantu anda mensimulasikan teras IP dalam reka bentuk anda. Ikuti langkah ini untuk menjana templat skrip persediaan simulator khusus vendor untuk modul IP dalam bekasampreka bentuk. Anda kemudian boleh menyesuaikan templat ini untuk matlamat simulasi khusus anda.

1. Untuk menyusun reka bentuk, klik Pemprosesan ➤ Mulakan Penyusunan. Tetingkap Mesej menunjukkan apabila penyusunan selesai.
2. Klik Alat ➤ Jana Skrip Persediaan Simulator untuk IP. Kekalkan direktori Output lalai dan Gunakan laluan relatif apabila mungkin tetapan untuk skrip persediaan file. Templat skrip persediaan menjana dalam direktori yang anda tentukan.

Rajah 3. Jana Kotak Dialog IP Skrip Persediaan Simulator

Ubah suai Skrip Persediaan Simulator

Ubah suai skrip persediaan simulator yang dijana untuk mendayakan arahan khusus yang mensimulasikan teras IP dalam projek.

1. Dalam editor teks, buka /PLL_RAM/mentor/msim_setup.tcl file.
2. Buat teks baharu file dengan nama mentor_example.do dan simpan dalam direktori /PLL_RAM/mentor/.
3. Dalam msim_setup.tcl file, salin bahagian kod yang disertakan dalam TEMPLAT ATAS ATAS – BERMULA dan TEMPLAT ATAS ATAS – TAMAT ulasan, kemudian tampalkan kod ini ke dalam mentor_ex baharuample.do file.
4. Dalam mentor_example.do file, padam aksara paun tunggal (#) sebelum baris yang diserlahkan berikut untuk mendayakan arahan kompilasi:

Rajah 4. Nyahkomen Perintah Simulasi Diserlahkan dalam Skrip

1. Gantikan baris berikut dalam mentor_exampskrip le.do:

Jadual 1. Nyatakan Nilai dalam mentor_exampSkrip le.do

Gantikan Talian ini	Dengan Talian ini
tetapkan QSYS_SIMDIR	../
vlog files>	vlog -vlog01compat -kerja kerja ../PLL_RAM.v vlog -vlog01compat -kerja kerja ../UP_COUNTER_IP/UP_COUNTER_IP.v vlog -vlog01compat -kerja kerja ../DOWN_COUNTER_IP/DOWN_COUNTER_IP.v vlog -vlog01compat -kerja kerja ../ClockPLL/ClockPLL.v vlog -vlog01compat -kerja kerja ../RAMhub/RAMhub.v vlog -vlog01compat -kerja kerja ../testbench_1.v
tetapkan TOP_LEVEL_NAME	tetapkan TOP_LEVEL_NAME tb
lari -a	tambah gelombang * view struktur view isyarat berjalan -semua

1. Simpan fail /PLL_RAM/mentor/mentor_example.do file. Rajah berikut menunjukkan mentor_example.do file selepas semakan selesai:

Rajah 5. Skrip Persediaan Simulasi IP Peringkat Atas yang lengkap

Susun dan Simulasikan Reka Bentuk

Jalankan mentor_ex peringkat atasampskrip le.do dalam ModelSim – perisian Intel FPGA Edition untuk menyusun dan mensimulasikan reka bentuk anda.

1. Lancarkan perisian ModelSim – Intel FPGA Edition. GUI ModelSim – Intel FPGA Edition menyusun elemen simulasi anda ke dalam tetingkap dan tab berasingan.
2. Daripada direktori projek PLL_RAM, buka testbench_1.v file. Begitu juga, buka mentor/mentor_example.do file.
3. Untuk memaparkan tetingkap Transkrip, klik View ➤ Transkrip. Anda boleh memasukkan arahan untuk ModelSim – Intel FPGA Edition terus dalam tetingkap Transkrip.
4. Taip arahan berikut dalam tetingkap Transkrip dan kemudian tekan Enter: do mentor_example.do

Reka bentuk menyusun dan mensimulasikan, mengikut spesifikasi anda dalam mentor_example.tiada skrip. Rajah berikut menunjukkan simulator ModelSim – Intel FPGA Edition:

Rajah 6. ModelSim – GUI Edisi FPGA Intel

View Bentuk Gelombang Isyarat

Ikuti langkah ini untuk view isyarat dalam bentuk gelombang simulasi testbench_1.v:

1. Klik tetingkap Wave. Bentuk gelombang simulasi berakhir pada 11030 ns, seperti yang ditentukan oleh meja ujian. Tetingkap Wave menyenaraikan isyarat CLOCK, WE, OFFSET, RESET_N dan RD_DATA.

Rajah 7. ModelSim – Tetingkap Gelombang Edisi FPGA Intel

1. Kepada view isyarat dalam reka bentuk pll_ram.v peringkat atas, klik tab Sim. Tetingkap Sim menyegerakkan dengan tetingkap Objek.

Rajah 8. ModelSim – Intel FPGA Edition Sim dan Objects Windows

1. Kepada view isyarat modul peringkat atas, kembangkan folder tb dalam tab Objek. Begitu juga, kembangkan folder Test1. Tetingkap Objek memaparkan isyarat UP_module, DOWN_module, PLL_module dan RAM_module.
2. Dalam tetingkap Sim, klik modul di bawah Test1 untuk memaparkan isyarat modul dalam tetingkap Objek.
3. View perpustakaan simulasi files dalam tetingkap Perpustakaan.

Rajah 9. ModelSim – Tetingkap Perpustakaan Edisi FPGA Intel

Tambah Isyarat pada Simulasi

Isyarat CLOCK, WE, OFFSET, RESET_N dan RD_DATA secara automatik muncul dalam tetingkap Wave kerana reka bentuk peringkat atas mentakrifkan I/O ini. Di samping itu, anda boleh menambah isyarat dalaman secara pilihan pada simulasi.

1. Dalam tetingkap Objek, cari modul UP_module, DOWN_module, PLL_module dan RAM_module.
2. Dalam tetingkap Objek, pilih RAM_module. Input dan output modul adalah
3. paparan.

Rajah 10. Tambah Isyarat Pada Tetingkap Gelombang

1. Untuk menambah isyarat dalaman antara modul RAM kaunter bawah dan dwi-port, klik kanan rdaddress dan kemudian klik Tambah Gelombang.
2. Untuk menambah isyarat dalaman antara modul RAM kaunter atas dan dwi-port, klik kanan wraddress dan kemudian klik Tambah Gelombang. Sebagai alternatif, anda boleh menyeret dan melepaskan isyarat ini dari tetingkap Objek ke tetingkap Wave.
3. Untuk menjana bentuk gelombang bagi isyarat baharu yang anda tambah, klik Simulate ➤ Jalankan ➤ Teruskan.

Jalankan Semula Simulasi

Anda mesti menjalankan semula simulasi jika anda membuat perubahan pada persediaan simulasi, seperti menambah isyarat pada tetingkap Wave atau mengubah suai testbench_1.v file. Ikuti langkah ini untuk menjalankan semula simulasi:

1. Dalam simulator ModelSim – Intel FPGA Edition, klik Simulate ➤ Restart. Kekalkan pilihan lalai dan klik OK. Pilihan ini mengosongkan bentuk gelombang dan mulakan semula masa simulasi, sambil mengekalkan isyarat dan tetapan yang diperlukan.
   Nota: Sebagai alternatif, anda boleh menjalankan semula /PLL_RAM/mentor/mentor_exampskrip le.do untuk menjalankan semula simulasi pada baris arahan.
2. Klik Simulate ➤ Jalankan ➤ Jalankan -semua. Meja ujian_1.v file simulasi mengikut spesifikasi testbench. Untuk meneruskan simulasi, klik Simulate ➤ Run ➤ Continue. Perintah ini meneruskan simulasi sehingga anda mengklik butang Berhenti.

Ubah suai Meja Ujian Simulasi

Testbench_1.v example testbench hanya menguji set syarat dan kes ujian tertentu. Anda boleh mengedit testbench_1.v secara manual file dalam simulator ModelSim – Intel FPGA Edition untuk menguji kes dan keadaan lain:

1. Buka testbench_1.v file dalam simulator ModelSim – Intel FPGA Edition.
2. Klik kanan dalam testbench_1.v file untuk mengesahkan bahawa file tidak ditetapkan kepada Baca Sahaja.
3. Masukkan dan simpan sebarang parameter testbench tambahan dalam testbench_1.v file.
4. Untuk menjana bentuk gelombang bagi meja ujian yang anda ubah suai, klik Simulate ➤ Mulakan semula.
5. Klik Simulate ➤ Jalankan ➤ Jalankan -semua.

ModelSim – Sejarah Semakan Mula Pantas Simulasi Intel FPGA Edition

Versi Dokumen	Versi Intel Quartus Prime	Perubahan
2019.12.30	19.4	• Langkah dan tangkapan skrin yang dikemas kini untuk Intel Quartus Prime Pro Edition versi 19.4. • Reka bentuk yang dikemas kini example file pautan dan kandungan.
2018.09.25	18.0	Ralat sintaks yang diperbetulkan dalam mentor_exampSkrip le.do.
2018.05.07	18.0	Mengalih keluar langkah yang tidak perlu daripada Jalankan Simulasi di Baris Perintah prosedur.
2017.07.15	17.1	Keluaran awal.

Perbadanan Intel. Hak cipta terpelihara. Intel, logo Intel dan tanda Intel lain ialah tanda dagangan Intel Corporation atau anak syarikatnya. Intel menjamin prestasi produk FPGA dan semikonduktornya mengikut spesifikasi semasa menurut waranti standard Intel, tetapi berhak untuk membuat perubahan pada mana-mana produk dan perkhidmatan pada bila-bila masa tanpa notis. Intel tidak memikul tanggungjawab atau liabiliti yang timbul daripada aplikasi atau penggunaan mana-mana maklumat, produk atau perkhidmatan yang diterangkan di sini kecuali seperti yang dipersetujui secara bertulis oleh Intel. Pelanggan Intel dinasihatkan untuk mendapatkan versi terkini spesifikasi peranti sebelum bergantung pada sebarang maklumat yang diterbitkan dan sebelum membuat pesanan untuk produk atau perkhidmatan.

• Nama dan jenama lain boleh dituntut sebagai hak milik orang lain.

Dokumen / Sumber

intel UG-20093 Simulasi Edisi ModelSim FPGA [pdf] Panduan Pengguna Simulasi Edisi FPGA ModelSim UG-20093, UG-20093, Simulasi Edisi FPGA ModelSim, Simulasi Edisi FPGA, Simulasi Edisi

Rujukan

• Manual Pengguna