intel UG-20093 ModelSim FPGA Edition Simulasie

ModelSim* – Intel® FPGA Edition Simulation Quick-Start Intel® Quartus® Prime Pro Edition

Hierdie dokument demonstreer hoe om 'n Intel® Quartus® Prime Pro Edition-ontwerp in die ModelSim* – Intel FPGA Edition-simulator te simuleer. Ontwerpsimulasie verifieer jou ontwerp voor toestelprogrammering. Die Intel Quartus Prime-sagteware genereer simulasie files vir ondersteunde EDA-simulators tydens ontwerpsamestelling.
Figuur 1. ModelSim – Intel FPGA Edition

Ontwerpsimulasie behels die generering van simulasie files, die samestelling van simulasiemodelle, die uitvoering van die simulasie, en viewin die resultate. Die volgende stappe beskryf hierdie vloei:

1. Maak die Example Ontwerp op bladsy 4
2. Spesifiseer EDA-gereedskapinstellings op bladsy 4
3. Genereer 'n Simulator Setup Script Template op bladsy 5
4. Verander die Simulator Setup Script op bladsy 6
5. Stel en simuleer die ontwerp op bladsy 8
6. View Seingolfvorms op bladsy 9
7. Voeg seine by die simulasie op bladsy 11
8. Herlaai simulasie op bladsy 12
9. Verander die simulasietoetsbank op bladsy 12

Maak die Example Ontwerp

Die PLL_RAM exampDie ontwerp sluit Intel FPGA IP-kerne in om die basiese simulasievloei te demonstreer. Laai die ex afampdie ontwerp files en maak die projek oop in die Intel Quartus Prime-sagteware.
Let wel: Hierdie vinnige begin vereis 'n basiese begrip van hardeware beskrywing taal sintaksis en die Intel Quartus Prime ontwerp vloei, soos die Intel Quartus Prime Pro Edition Foundation Online Training beskryf.

1. Laai die Quartus_Pro_PLL_RAM.zip-ontwerp af en pak dit uit, bvample.
2. Begin die Intel Quartus Prime Pro Edition-sagteware weergawe 19.4 of later.
3. Om die exampdie ontwerpprojek, klik File ➤ Maak Projek oop, kies die pll_ram.qpf-projek file, en klik dan OK.

Figuur 2. pll_ram-projek in die Intel Quartus Prime Pro-uitgawe

Spesifiseer EDA Tool Settings

Spesifiseer EDA-gereedskapinstellings om simulasie te genereer files vir ondersteunde simulators.

1. In die Intel Quartus Prime-sagteware, klik Assignments ➤ Settings ➤ EDA Tool Settings.
2. Onder Simulasie, kies ModelSim-Intel FPGA as die Gereedskapnaam. Behou die verstekinstellings vir Formaat vir uitvoer netlys en Uitvoergids.

Genereer 'n Simulator Setup Script Template

Simulator-opstellingsskrifte help jou om die IP-kerne in jou ontwerp te simuleer. Volg hierdie stappe om die verskaffer-spesifieke simulator-opstelling script sjabloon vir die IP-modules in die exampdie ontwerp. U kan dan hierdie sjabloon vir u spesifieke simulasiedoelwitte aanpas.

1. Om die ontwerp saam te stel, klik Verwerking ➤ Begin samestelling. Die Boodskappe-venster dui aan wanneer samestelling voltooi is.
2. Klik op Tools ➤ Generate Simulator Setup Script for IP. Behou die verstek Uitvoergids en Gebruik relatiewe paaie waar moontlik instelling vir die opstellingskrip file. Die opstel script sjabloon genereer in die gids wat jy spesifiseer.

Figuur 3. Genereer Simulator Setup Scripts IP dialoogkassie

Verander die Simulator Setup Script

Verander die gegenereerde simulatoropstellingskrip om spesifieke opdragte te aktiveer wat die IP-kerne in die projek simuleer.

1. In 'n teksredigeerder, maak die /PLL_RAM/mentor/msim_setup.tcl oop file.
2. Skep 'n nuwe teks file met die naam mentor_example.do en stoor dit in die /PLL_RAM/mentor/ gids.
3. In die msim_setup.tcl file, kopieer die gedeelte van die kode wat ingesluit is in die TOP-VLAK TEMPLAAT – BEGIN en TOP-VLAK TEMPLATE – END opmerkings, en plak dan hierdie kode in die nuwe mentor_example.do file.
4. In die mentor_example.do file, verwyder die enkelpond (#) karakters wat die volgende gemerkte reëls voorafgaan om samestelling opdragte moontlik te maak:

Figuur 4. Ontmerk Simulasie-opdragte in die Skrip

1. Vervang die volgende reëls in die mentor_example.do-skrif:

Tabel 1. Spesifiseer Waardes in die mentor_example.do Script

Vervang hierdie lyn	Met hierdie lyn
stel QSYS_SIMDIR	../
vlog files>	vlog -vlog01compat -werk werk ../PLL_RAM.v vlog -vlog01compat -werk werk ../UP_COUNTER_IP/UP_COUNTER_IP.v vlog -vlog01compat -werk werk ../DOWN_COUNTER_IP/DOWN_COUNTER_IP.v vlog -vlog01compat -werk werk ../ClockPLL/ClockPLL.v vlog -vlog01compat -werk werk ../RAMhub/RAMhub.v vlog -vlog01compat -werk werk ../testbench_1.v
stel TOP_LEVEL_NAME	stel TOP_LEVEL_NAME tb
hardloop -a	voeg golf by * view struktuur view seine loop -almal

1. Stoor die /PLL_RAM/mentor/mentor_example.do file. Die volgende figuur toon die mentor_example.do file nadat hersienings voltooi is:

Figuur 5. Voltooide Top-Level IP Simulasie Opstelling Skrip

Stel die ontwerp saam en simuleer

Begin die top-vlak mentor_example.do-skrip in die ModelSim – Intel FPGA Edition-sagteware om jou ontwerp saam te stel en te simuleer.

1. Begin die ModelSim – Intel FPGA Edition-sagteware. Die ModelSim – Intel FPGA Edition GUI organiseer die elemente van jou simulasie in aparte vensters en oortjies.
2. Vanuit die PLL_RAM-projekgids, maak die testbench_1.v file. Maak ook die mentor/mentor_ex oopample.do file.
3. Om die Transkripsie-venster te vertoon, klik View ➤ Transkripsie. Jy kan opdragte vir ModelSim – Intel FPGA Edition direk in die Transkripsie-venster invoer.
4. Tik die volgende opdrag in die Transkripsie-venster en druk dan Enter: do mentor_example.do

Die ontwerp stel saam en simuleer, volgens jou spesifikasies in die mentor_example.geen skrif. Die volgende figuur toon die ModelSim – Intel FPGA Edition-simulator:

Figuur 6. ModelSim – Intel FPGA Edition GUI

View Seingolfvorms

Volg hierdie stappe om view seine in die testbench_1.v simulasie golfvorm:

1. Klik op die Wave-venster. Die simulasiegolfvorm eindig by 11030 ns, soos die toetsbank spesifiseer. Die Wave-venster lys die KLOK-, WE-, OFFSET-, RESET_N- en RD_DATA-seine.

Figuur 7. ModelSim – Intel FPGA Edition Wave Window

1. Om view die seine in die topvlak pll_ram.v-ontwerp, klik die Sim-oortjie. Die Sim-venster sinchroniseer met die Objects-venster.

Figuur 8. ModelSim – Intel FPGA Edition Sim en Objects Windows

1. Om view die topvlak module seine, brei die tb-lêergids in die Objects-oortjie uit. Brei ook die Test1-lêergids uit. Die Objects-venster vertoon die UP_module, DOWN_module, PLL_module en RAM_module seine.
2. In die Sim-venster, klik 'n module onder Toets1 om die module se seine in die Objects-venster te vertoon.
3. View die simulasiebiblioteek files in die biblioteekvenster.

Figuur 9. ModelSim – Intel FPGA Edition-biblioteekvenster

Voeg seine by die simulasie

Die KLOK-, WE-, OFFSET-, RESET_N- en RD_DATA-seine verskyn outomaties in die Wave-venster omdat die topvlak-ontwerp hierdie I/O definieer. Daarbenewens kan jy opsioneel interne seine by die simulasie voeg.

1. In die Objects-venster, soek die UP_module, DOWN_module, PLL_module en RAM_module modules.
2. Kies RAM_module in die Objects-venster. Die module se insette en uitsette is
3. vertoon.

Figuur 10. Voeg seine by golfvenster

1. Om die interne seine tussen die af-toonbank en dubbelpoort RAM-module by te voeg, regskliek rdaddress en klik dan Voeg Wave by.
2. Om die interne seine tussen die op-toonbank en dubbelpoort RAM-module by te voeg, regskliek wraddress en klik dan Voeg Wave by. Alternatiewelik kan jy hierdie seine van die Objects-venster na die Wave-venster sleep en laat val.
3. Om die golfvorms te genereer vir die nuwe seine wat jy byvoeg, klik Simuleer ➤ Hardloop ➤ Gaan voort.

Herlaai simulasie

Jy moet die simulasie weer laat loop as jy veranderinge aan die simulasie-opstelling maak, soos om seine by die Wave-venster te voeg, of die testbench_1.v te wysig file. Volg hierdie stappe om simulasie weer uit te voer:

1. In die ModelSim – Intel FPGA Edition-simulator, klik Simuleer ➤ Herbegin. Behou die verstekopsies en klik OK. Hierdie opsies maak die golfvorms skoon en herbegin die simulasietyd, terwyl die nodige seine en instellings behou word.
   Let wel: Alternatiewelik kan jy die /PLL_RAM/mentor/mentor_ex weer laat loopample.do-skrip om simulasie weer by die opdragreël uit te voer.
2. Klik Simuleer ➤ Run ➤ Run -all. Die toetsbank_1.v file simuleer volgens die toetsbankspesifikasies. Om voort te gaan met simulasie, klik Simuleer ➤ Hardloop ➤ Gaan voort. Hierdie opdrag gaan voort met die simulasie totdat jy op die Stop-knoppie klik.

Verander die Simulasie Toetsbank

Die toetsbank_1.v example toetsbank toets slegs 'n spesifieke stel toestande en toetsgevalle. Jy kan die testbench_1.v handmatig wysig file in die ModelSim – Intel FPGA Edition-simulator om ander gevalle en toestande te toets:

1. Maak die toetsbank_1.v oop file in die ModelSim – Intel FPGA Edition-simulator.
2. Regskliek in die testbench_1.v file om te bevestig dat die file is nie op Leesalleen gestel nie.
3. Voer enige bykomende toetsbankparameters in en stoor dit in die testbench_1.v file.
4. Om die golfvorms vir 'n toetsbank wat jy verander te genereer, klik Simuleer ➤ Herbegin.
5. Klik Simuleer ➤ Run ➤ Run -all.

ModelSim – Intel FPGA Edition Simulasie Quick-Start Hersieningsgeskiedenis

Dokument weergawe	Intel Quartus Prime weergawe	Veranderinge
2019.12.30	19.4	• Opgedateerde stappe en skermkiekies vir Intel Quartus Prime Pro Edition weergawe 19.4. • Opgedateerde ontwerp bvample file skakel en inhoud.
2018.09.25	18.0	Korrigeer sintaksisfoute in mentor_example.do Script.
2018.05.07	18.0	Onnodige stap uit verwyder Begin Simulasie by Command Line prosedure.
2017.07.15	17.1	Aanvanklike vrystelling.

Intel Corporation. Alle regte voorbehou. Intel, die Intel-logo en ander Intel-merke is handelsmerke van Intel Corporation of sy filiale. Intel waarborg prestasie van sy FPGA- en halfgeleierprodukte volgens huidige spesifikasies in ooreenstemming met Intel se standaardwaarborg, maar behou die reg voor om enige tyd sonder kennisgewing veranderinge aan enige produkte en dienste aan te bring. Intel aanvaar geen verantwoordelikheid of aanspreeklikheid wat voortspruit uit die toepassing of gebruik van enige inligting, produk of diens wat hierin beskryf word nie, behalwe soos uitdruklik skriftelik deur Intel ooreengekom. Intel-kliënte word aangeraai om die nuutste weergawe van toestelspesifikasies te bekom voordat hulle op enige gepubliseerde inligting staatmaak en voordat bestellings vir produkte of dienste geplaas word.

• Ander name en handelsmerke kan as die eiendom van ander geëis word.

Dokumente / Hulpbronne

intel UG-20093 ModelSim FPGA Edition Simulasie [pdf] Gebruikersgids UG-20093 ModelSim FPGA Edition Simulasie, UG-20093, ModelSim FPGA Edition Simulasie, FPGA Edition Simulasie, Edition Simulasie

Verwysings

• Gebruikershandleiding