Intel UG-20093 ModelSim FPGA Edition Simulation

ModelSim* – Simulace Intel® FPGA Edition Rychlý start Intel® Quartus® Prime Pro Edition

Tento dokument ukazuje, jak simulovat návrh Intel® Quartus® Prime Pro Edition v simulátoru ModelSim* – Intel FPGA Edition. Simulace návrhu ověří váš návrh před programováním zařízení. Software Intel Quartus Prime generuje simulaci files pro podporované simulátory EDA během kompilace návrhu.
Obrázek 1. ModelSim – Intel FPGA Edition

Simulace návrhu zahrnuje generování simulace files, sestavení simulačních modelů, spuštění simulace a viewvýsledky. Následující kroky popisují tento tok:

1. Otevřete Example Design na straně 4
2. Zadejte nastavení nástroje EDA na straně 4
3. Vygenerujte šablonu skriptu pro nastavení simulátoru na straně 5
4. Upravte skript pro nastavení simulátoru na straně 6
5. Kompilace a simulace návrhu na straně 8
6. View Průběhy signálu na straně 9
7. Přidání signálů do simulace na straně 11
8. Znovu spusťte simulaci na straně 12
9. Upravte simulační test na straně 12

Otevřete Example Design

PLL_RAM exampNávrh obsahuje jádra Intel FPGA IP pro demonstraci základního toku simulace. Stáhněte si exampdesign files a otevřete projekt v softwaru Intel Quartus Prime.
Poznámka: Tento rychlý start vyžaduje základní pochopení syntaxe jazyka popisu hardwaru a toku návrhu Intel Quartus Prime, jak popisuje online školení Intel Quartus Prime Pro Edition Foundation.

1. Stáhněte a rozbalte design Quartus_Pro_PLL_RAM.zip example.
2. Spusťte software Intel Quartus Prime Pro Edition verze 19.4 nebo novější.
3. Chcete-li otevřít example design project, klikněte File ➤ Otevřete projekt, vyberte projekt pll_ram.qpf filea potom klepněte na tlačítko OK.

Obrázek 2. Projekt pll_ram v Intel Quartus Prime Pro Edition

Zadejte nastavení nástroje EDA

Pro generování simulace zadejte nastavení nástroje EDA files pro podporované simulátory.

1. V softwaru Intel Quartus Prime klepněte na Přiřazení ➤ Nastavení ➤ Nastavení nástroje EDA.
2. V části Simulace vyberte jako název nástroje ModelSim-Intel FPGA. Zachovat výchozí nastavení pro Formát pro výstupní netlist a Výstupní adresář.

Vygenerujte šablonu skriptu pro nastavení simulátoru

Skripty nastavení simulátoru vám pomohou simulovat jádra IP ve vašem návrhu. Podle těchto kroků vygenerujte šablonu skriptu nastavení simulátoru specifické pro dodavatele pro moduly IP v příkladuample design. Tuto šablonu pak můžete přizpůsobit svým konkrétním cílům simulace.

1. Chcete-li návrh zkompilovat, klepněte na Zpracování ➤ Spustit kompilaci. Okno Zprávy ukazuje, kdy je kompilace dokončena.
2. Klepněte na Nástroje ➤ Generovat skript nastavení simulátoru pro IP. Zachovat výchozí výstupní adresář a použít relativní cesty, kdykoli je to možné, nastavení pro instalační skript file. Šablona instalačního skriptu se vygeneruje v adresáři, který určíte.

Obrázek 3. Dialogové okno IP Generate Simulator Setup Scripts

Upravte skript pro nastavení simulátoru

Upravte vygenerovaný skript nastavení simulátoru tak, aby umožňoval specifické příkazy, které simulují jádra IP v projektu.

1. V textovém editoru otevřete soubor /PLL_RAM/mentor/msim_setup.tcl file.
2. Vytvořte nový text file s názvem mentor_example.do a uložte jej do adresáře /PLL_RAM/mentor/.
3. V souboru msim_setup.tcl file, zkopírujte část kódu přiloženou v komentářích TOP-LEVEL TEMPLATE – BEGIN a TOP-LEVEL TEMPLATE – END a poté vložte tento kód do nového mentor_example.do file.
4. V mentor_example.do file, odstraňte znaky jedné libry (#) před následujícími zvýrazněnými řádky, abyste povolili příkazy kompilace:

Obrázek 4. Odkomentujte zvýrazněné simulační příkazy ve skriptu

1. Nahraďte následující řádky v mentor_exampskript le.do:

Tabulka 1. Zadejte hodnoty v mentor_example.do skript

Vyměňte tento řádek	S touto linkou
nastavit QSYS_SIMDIR	../
vlog files>	vlog -vlog01compat -práce práce ../PLL_RAM.v vlog -vlog01compat -práce práce ../UP_COUNTER_IP/UP_COUNTER_IP.v vlog -vlog01compat -práce práce ../DOWN_COUNTER_IP/DOWN_COUNTER_IP.v vlog -vlog01compat -práce práce ../ClockPLL/ClockPLL.v vlog -vlog01compat -práce práce ../RAMhub/RAMhub.v vlog -vlog01compat -práce práce ../testbench_1.v
nastavit TOP_LEVEL_NAME	nastavit TOP_LEVEL_NAME tb
spustit -a	přidat vlnu * view struktura view signály běží -vše

1. Uložte /PLL_RAM/mentor/mentor_example.do file. Následující obrázek ukazuje mentor_example.do file po dokončení revizí:

Obrázek 5. Dokončený skript nastavení simulace IP na nejvyšší úrovni

Zkompilujte a simulujte návrh

Spusťte mentor_ex nejvyšší úrovněampSkript le.do v softwaru ModelSim – Intel FPGA Edition pro kompilaci a simulaci vašeho návrhu.

1. Spusťte software ModelSim – Intel FPGA Edition. GUI ModelSim – Intel FPGA Edition organizuje prvky vaší simulace do samostatných oken a záložek.
2. V adresáři projektu PLL_RAM otevřete testbench_1.v file. Podobně otevřete mentor/mentor_example.do file.
3. Chcete-li zobrazit okno Přepis, klepněte na View ➤ Přepis. Příkazy pro ModelSim – Intel FPGA Edition můžete zadávat přímo v okně Přepis.
4. Do okna Přepis zadejte následující příkaz a stiskněte klávesu Enter: do mentor_example.do

Návrh se zkompiluje a simuluje podle vašich specifikací v mentor_example.no skript. Následující obrázek ukazuje simulátor ModelSim – Intel FPGA Edition:

Obrázek 6. ModelSim – grafické uživatelské rozhraní Intel FPGA Edition

View Průběhy signálu

Postupujte podle těchto kroků view signály v simulačním průběhu testbench_1.v:

1. Klikněte na okno Wave. Tvar vlny simulace končí na 11030 ns, jak specifikuje testbench. V okně Wave jsou uvedeny signály CLOCK, WE, OFFSET, RESET_N a RD_DATA.

Obrázek 7. ModelSim – okno Intel FPGA Edition Wave

1. Na view signály v designu pll_ram.v nejvyšší úrovně, klepněte na kartu Sim. Okno Simíka se synchronizuje s oknem Objekty.

Obrázek 8. ModelSim – Intel FPGA Edition Sim and Objects Windows

1. Na view signály modulu nejvyšší úrovně, rozbalte složku tb na kartě Objekty. Podobně rozbalte složku Test1. Okno Objects zobrazuje signály UP_module, DOWN_module, PLL_module a RAM_module.
2. V okně Sim klikněte na modul pod Test1 a zobrazte signály modulu v okně Objekty.
3. View simulační knihovna files v okně Knihovna.

Obrázek 9. Okno ModelSim – Intel FPGA Edition Library

Přidejte signály do simulace

Signály CLOCK, WE, OFFSET, RESET_N a RD_DATA se automaticky objeví v okně Wave, protože tyto I/O definuje návrh nejvyšší úrovně. Kromě toho můžete do simulace volitelně přidat interní signály.

1. V okně Objects vyhledejte moduly UP_module, DOWN_module, PLL_module a RAM_module.
2. V okně Objects vyberte RAM_module. Vstupy a výstupy modulu jsou
3. zobrazit.

Obrázek 10. Okno Přidat signály do vlny

1. Chcete-li přidat interní signály mezi sestupný čítač a modul RAM se dvěma porty, klepněte pravým tlačítkem na rdaddress a poté klepněte na Přidat vlnu.
2. Chcete-li přidat interní signály mezi up-counter a dvouportový modul RAM, klepněte pravým tlačítkem na wraddress a poté klepněte na Add Wave. Případně můžete tyto signály přetáhnout z okna Objects do okna Wave.
3. Chcete-li vygenerovat průběhy pro nové signály, které přidáte, klepněte na Simulovat ➤ Spustit ➤ Pokračovat.

Znovu spustit simulaci

Pokud provedete změny v nastavení simulace, jako je přidání signálů do okna Wave nebo úprava souboru testbench_1.v, musíte simulaci spustit znovu file. Chcete-li simulaci znovu spustit, postupujte takto:

1. V simulátoru ModelSim – Intel FPGA Edition klikněte na Simulate ➤ Restart. Zachovejte výchozí možnosti a klepněte na OK. Tyto možnosti vymažou křivky a restartují dobu simulace, přičemž zachovají potřebné signály a nastavení.
   Poznámka: Případně můžete znovu spustit /PLL_RAM/mentor/mentor_example.do skript pro opětovné spuštění simulace na příkazovém řádku.
2. Klepněte na Simulovat ➤ Spustit ➤ Spustit - vše. Testbench_1.v file simuluje podle specifikací testbench. Chcete-li pokračovat v simulaci, klepněte na Simulovat ➤ Spustit ➤ Pokračovat. Tento příkaz pokračuje v simulaci, dokud neklepnete na tlačítko Zastavit.

Upravte simulační test

Testbench_1.v example testbench testuje pouze konkrétní sadu podmínek a testovacích případů. Testbench_1.v můžete ručně upravit file v simulátoru ModelSim – Intel FPGA Edition k testování dalších případů a podmínek:

1. Otevřete testbench_1.v file v simulátoru ModelSim – Intel FPGA Edition.
2. Klikněte pravým tlačítkem na testbench_1.v file potvrdit, že file není nastaveno na Pouze pro čtení.
3. Zadejte a uložte jakékoli další parametry testbench do souboru testbench_1.v file.
4. Chcete-li vygenerovat průběhy pro testovací prostředí, které upravujete, klepněte na Simulovat ➤ Restartovat.
5. Klepněte na Simulovat ➤ Spustit ➤ Spustit - vše.

ModelSim – Intel FPGA Edition Simulation Quick-Start Historie revizí

Verze dokumentu	Verze Intel Quartus Prime	Změny
2019.12.30	19.4	• Aktualizované kroky a snímky obrazovky pro Intel Quartus Prime Pro Edition verze 19.4. • Aktualizovaný design napřample file odkaz a obsah.
2018.09.25	18.0	Opravené syntaktické chyby v mentor_example.do skript.
2018.05.07	18.0	Byl odstraněn nepotřebný krok z Spusťte simulaci na příkazovém řádku postup.
2017.07.15	17.1	Počáteční vydání.

Intel Corporation. Všechna práva vyhrazena. Intel, logo Intel a další značky Intel jsou ochranné známky společnosti Intel Corporation nebo jejích dceřiných společností. Společnost Intel zaručuje výkon svých FPGA a polovodičových produktů podle aktuálních specifikací v souladu se standardní zárukou společnosti Intel, ale vyhrazuje si právo provádět změny jakýchkoli produktů a služeb kdykoli bez upozornění. Společnost Intel nepřebírá žádnou odpovědnost nebo závazky vyplývající z aplikace nebo použití jakýchkoli informací, produktů nebo služeb zde popsaných, s výjimkou případů, kdy je společnost Intel výslovně písemně odsouhlasena. Zákazníkům společnosti Intel se doporučuje získat nejnovější verzi specifikací zařízení předtím, než se budou spoléhat na jakékoli zveřejněné informace a než zadají objednávky na produkty nebo služby.

• Jiná jména a značky mohou být nárokovány jako vlastnictví jiných.

Dokumenty / zdroje

Intel UG-20093 ModelSim FPGA Edition Simulation [pdfUživatelská příručka UG-20093 ModelSim FPGA Edition Simulation, UG-20093, ModelSim FPGA Edition Simulation, FPGA Edition Simulation, Edition Simulation

Reference

• Uživatelská příručka