intel UG-20093 ModelSim FPGA Edition Simulation

ModelSim* – Intel® FPGA Edition Simulation Quick-Start Intel® Quartus® Prime Pro Edition

Ity antontan-taratasy ity dia mampiseho ny fomba fanaovana simulation Intel® Quartus® Prime Pro Edition amin'ny simulator ModelSim* – Intel FPGA Edition. Ny famolavolan'ny famolavolana dia manamarina ny famolavolanao alohan'ny fandrindrana ny fitaovana. Ny rindrambaiko Intel Quartus Prime dia mamorona simulation files ho an'ny simulator EDA tohanana mandritra ny fanangonana famolavolana.
Sary 1. ModelSim - Intel FPGA Edition

Ny famolavolana simulation dia misy ny famoronana simulation files, fanangonana modely simulation, fampandehanana ny simulation, ary viewamin'ny vokatra. Ireto dingana manaraka ireto dia mamaritra ity fandehan-javatra ity:

1. Sokafy ny Example Design eo amin’ny pejy faha-4
2. Lazao ny EDA Tool Settings amin'ny pejy 4
3. Mamorona Template Script Setup Simulator amin'ny pejy 5
4. Ovao ny Script Setup Simulator amin'ny pejy 6
5. Angony sy alaivo sary an-tsaina ny famolavolana eo amin’ny pejy 8
6. View Endriky ny onjam-peo eo amin'ny pejy faha-9
7. Ampio famantarana amin'ny Simulation amin'ny pejy 11
8. Avereno ny Simulation amin'ny pejy 12
9. Ovao ny Simulation Testbench amin'ny pejy 12

Sokafy ny Example Design

Ny PLL_RAM exampNy famolavolana dia misy ny Intel FPGA IP cores mba hampisehoana ny fikorianan'ny simulation fototra. Download ny example design files ary sokafy ny tetikasa amin'ny rindrambaiko Intel Quartus Prime.
Fanamarihana: Ity Quick-Start ity dia mitaky fahatakarana fototra momba ny fitenin'ny fiteny famaritana hardware sy ny fikorianan'ny famolavolana Intel Quartus Prime, araka ny filazan'ny Intel Quartus Prime Pro Edition Foundation Online Training.

1. Ampidino ary sokafy ny endrika Quartus_Pro_PLL_RAM.zip example.
2. Alefaso ny rindrambaiko Intel Quartus Prime Pro Edition version 19.4 na aoriana.
3. Hanokatra ny example design project, tsindrio File ➤ Sokafy ny tetikasa, safidio ny tetikasa pll_ram.qpf file, ary tsindrio OK avy eo.

Sary 2. Tetikasa pll_ram ao amin'ny Intel Quartus Prime Pro Edition

Lazao ny EDA Tool Settings

Farito ny firafitry ny fitaovana EDA hamoronana simulation files ho an'ny simulators tohanana.

1. Ao amin'ny rindrambaiko Intel Quartus Prime, tsindrio Assignments ➤ Settings ➤ EDA Tool Settings.
2. Eo ambanin'ny Simulation, safidio ny ModelSim-Intel FPGA ho anarana fitaovana. Tazony ny kinova default ho an'ny Format ho an'ny lisitry ny netlist sy ny lahatahiry Output.

Mamorona Template Script Setup Simulator

Ny script setup simulator dia manampy anao hanao simulate ny cores IP amin'ny famolavolanao. Araho ireto dingana ireto mba hamoronana ny môdely script setup simulator manokana ho an'ny modely IP ao amin'ny example design. Azonao atao ny mampifanaraka ity môdely ity amin'ny tanjonao manokana amin'ny simulation.

1. Mba hanangonana ny famolavolana dia tsindrio ny Processing ➤ Start Compilation. Ny varavarankely Messages dia manondro rehefa vita ny fanangonana.
2. Kitiho ny Tools ➤ Mamorona Script Setup Simulator ho an'ny IP. Tazony ny lahatahiry Output default ary Mampiasà lalana mifandraika raha azo atao ny fametrahana ny script setup file. Ny môdelin'ny script setup dia miteraka ao amin'ny lahatahiry voafaritrao.

Sary 3. Mamorona Simulator Setup Scripts IP Dialog Box

Ovao ny Script Setup Simulator

Ovao ny script setup simulator novokarina mba ahafahan'ny baiko manokana mampitovy ny core IP amin'ny tetikasa.

1. Ao amin'ny tonian-dahatsoratra, sokafy ny /PLL_RAM/mentor/msim_setup.tcl file.
2. Mamorona lahatsoratra vaovao file miaraka amin'ny anarana mentor_example.do ary tehirizo ao amin'ny lahatahiry /PLL_RAM/mentor/.
3. Ao amin'ny msim_setup.tcl file, kopia ny ampahany amin'ny kaody voarakitra ao anatin'ny TOP-LEVEL TEMPLATE – BEGIN sy TOP-LEVEL TEMPLATE – END, ary apetaho ao amin'ny mentor_ex vaovao ity code ity.ample.do file.
4. Ao amin'ny mentor_example.do file, fafao ny litera tokana livre (#) alohan'ireto andalana voasongadina manaraka ireto mba ahafahan'ny baiko fanangonana:

Sary 4. Ny baiko simulation nasongadina tsy misy fanamarihana ao amin'ny Script

1. Soloy ireto andalana manaraka ireto ao amin'ny mentor_example.do script:

Tabilao 1. Lazao ny sanda ao amin'ny mentor_example.do Script

Soloy ity andalana ity	Miaraka amin'ity Line ity
mametraka QSYS_SIMDIR	../
vlog files>	vlog -vlog01compat -asa asa ../PLL_RAM.v vlog -vlog01compat -asa asa ../UP_COUNTER_IP/UP_COUNTER_IP.v vlog -vlog01compat -asa asa ../DOWN_COUNTER_IP/DOWN_COUNTER_IP.v vlog -vlog01compat -asa asa ../ClockPLL/ClockPLL.v vlog -vlog01compat -asa asa ../RAMhub/RAMhub.v vlog -vlog01compat -asa asa ../testbench_1.v
apetraho TOP_LEVEL_NAME	apetraho TOP_LEVEL_NAME tb
mihazakazaka -a	ampio onja * view FIRAFITRA view famantarana mandeha - rehetra

1. Tehirizo ny /PLL_RAM/mentor/mentor_example.do file. Ity sary manaraka ity dia mampiseho ny mentor_example.do file rehefa vita ny fanavaozana:

Sary 5. Vita ny Top-Level IP Simulation Setup Script

Manangona sy manao simulate ny famolavolana

Alefaso ny top-level mentor_example.do script ao amin'ny ModelSim - rindrambaiko Intel FPGA Edition mba hanangonana sy hanahafana ny endrikao.

1. Alefaso ny rindrambaiko ModelSim - Intel FPGA Edition. Ny ModelSim - Intel FPGA Edition GUI dia mandamina ireo singa amin'ny simulation-nao ho varavarankely sy tabilao misaraka.
2. Avy amin'ny lahatahiry tetikasa PLL_RAM, sokafy ny testbench_1.v file. Toy izany koa, sokafy ny mentor/mentor_example.do file.
3. Mba hampisehoana ny varavarankely Transcript, tsindrio View ➤ Dikan-teny. Azonao atao ny mampiditra baiko ho an'ny ModelSim - Intel FPGA Edition mivantana ao amin'ny varavarankely Transcript.
4. Soraty ao amin'ny varavarankely Transcript ity baiko manaraka ity ary tsindrio ny Enter: do mentor_example.do

Ny famolavolana dia manangona sy manao simulates, araka ny famaritanao ao amin'ny mentor_example.tsy misy script. Ity sary manaraka ity dia mampiseho ny simulator ModelSim - Intel FPGA Edition:

Sary 6. ModelSim - GUI Intel FPGA Edition

View Famantarana onjam-peo

Araho ireto dingana ireto mba view famantarana ao amin'ny testbench_1.v simulation waveform:

1. Tsindrio ny varavarankely Wave. Ny onjam-peo simulation dia mifarana amin'ny 11030 ns, araka ny voalazan'ny testbench. Ny varavarankely Wave dia mitanisa ny famantarana CLOCK, WE, OFFSET, RESET_N, ary RD_DATA.

Sary 7. ModelSim - Window Wave Intel FPGA Edition

1. ny view ny famantarana ao amin'ny ambaratonga ambony pll_ram.v famolavolana, tsindrio ny Sim tab. Ny varavarankelin'ny Sim dia mifanaraka amin'ny varavarankely Objects.

Sary 8. ModelSim - Intel FPGA Edition Sim sy Objects Windows

1. ny view ny mari-pamantarana maody ambony indrindra, ampidiro ny lahatahiry tb ao amin'ny tabilao Objects. Toy izany koa, manitatra ny lahatahiry Test1. Ny varavarankely Objects dia mampiseho ny famantarana UP_module, DOWN_module, PLL_module, ary RAM_module.
2. Ao amin'ny varavarankelin'ny Sim, tsindrio ny môdely iray eo ambanin'ny Test1 mba hampisehoana ny mari-pamantarana ny module ao amin'ny varavarankely Objects.
3. View ny tranomboky simulation files ao amin'ny varavarankelin'ny Tranomboky.

Sary 9. ModelSim - Window Library amin'ny Intel FPGA Edition

Ampio famantarana amin'ny Simulation

Ny famantarana CLOCK, WE, OFFSET, RESET_N, ary RD_DATA dia miseho ho azy ao amin'ny varavarankelin'ny Wave satria ny endrika ambony indrindra no mamaritra ireo I/O ireo. Ankoatra izany, azonao atao ny manampy famantarana anatiny amin'ny simulation.

1. Ao amin'ny varavarankely Objects, tadiavo ny UP_module, DOWN_module, PLL_module, ary RAM_module modules.
2. Ao amin'ny varavarankely Objects, mifidiana RAM_module. Ny fidirana sy ny fivoahan'ny module dia
3. fampisehoana.

Sary 10. Ampio famantarana amin'ny Wave Window

1. Mba hanampiana ireo famantarana anatiny eo anelanelan'ny mody RAM midina sy roa-port, tsindrio havanana rdaddress ary tsindrio Add Wave.
2. Mba hanampiana ireo famantarana anatiny eo anelanelan'ny mody RAM ambony sy roa-port, tsindrio havanana ny wraddress ary tsindrio Add Wave. Raha tsy izany, azonao atao ny misintona sy mandatsaka ireo famantarana ireo avy amin'ny varavarankely Objects mankany amin'ny varavarankely Wave.
3. Mba hamoronana ny onjam-peo ho an'ireo famantarana vaovao ampianao, tsindrio Simulate ➤ Run ➤ Continue.

Rerun Simulation

Tsy maintsy mamerina ny simulation ianao raha manao fanovana amin'ny fananganana simulation, toy ny fampidirana famantarana amin'ny varavarankely Wave, na fanovana ny testbench_1.v file. Araho ireto dingana ireto hamerenana ny simulation:

1. Ao amin'ny ModelSim - Intel FPGA Edition simulator, tsindrio Simulate ➤ Restart. Tazony ny safidy default ary tsindrio OK. Ireo safidy ireo dia manadio ny onjam-peo ary mamerina ny fotoana simulation, ary mitazona ny famantarana sy ny fanovana ilaina.
   Fanamarihana: Raha tsy izany, azonao atao ny mamerina mamerina ny /PLL_RAM/mentor/mentor_example.do script hamerenana ny simulation amin'ny tsipika baiko.
2. Tsindrio Simulate ➤ Run ➤ Run -all. Ny testbench_1.v file simulates araka ny fepetra arahana testbench. Mba hanohizana ny simulation dia tsindrio ny Simulate ➤ Run ➤ Continue. Ity baiko ity dia manohy ny simulation mandra-pindrinao ny bokotra Stop.

Manova ny Testbench Simulation

Ny testbench_1.v example testbench dia manao fitiliana fepetra manokana sy tranga fitsapana. Azonao atao ny manova amin'ny tanana ny testbench_1.v file ao amin'ny ModelSim - Intel FPGA Edition simulator hitsapana tranga sy fepetra hafa:

1. Sokafy ny testbench_1.v file ao amin'ny ModelSim - Intel FPGA Edition simulator.
2. Tsindrio havanana amin'ny testbench_1.v file hanamafy fa ny file tsy natao ho Mamaky Ihany.
3. Ampidiro ary tehirizo izay masontsivana testbench fanampiny ao amin'ny testbench_1.v file.
4. Mba hamoronana ny onjam-peo ho an'ny testbench izay ovainao, tsindrio Simulate ➤ Restart.
5. Tsindrio Simulate ➤ Run ➤ Run -all.

ModelSim - Intel FPGA Edition Simulation Quick-Start Revision History

Document Version	Intel Quartus Prime Version	FIOVANA
2019.12.30	19.4	• Dingana sy pikantsary nohavaozina ho an'ny Intel Quartus Prime Pro Edition version 19.4. • Nohavaozina endrika example file rohy sy votoaty.
2018.09.25	18.0	Nahitsy ny lesoka syntax ao amin'ny mentor_example.do Script.
2018.05.07	18.0	Nesorina ny dingana tsy ilaina Manaova Simulation amin'ny Command Line fomba fiasa.
2017.07.15	17.1	Famoahana voalohany.

Intel Corporation. Zo rehetra voatokana. Ny Intel, ny logo Intel, ary ny marika Intel hafa dia marika famantarana ny Intel Corporation na ny sampany. Ny Intel dia manome antoka ny fahombiazan'ny vokatra FPGA sy ny semiconductor amin'ny fepetra ankehitriny mifanaraka amin'ny fiantohana manara-penitra an'ny Intel, saingy manana zo hanova ny vokatra sy serivisy amin'ny fotoana rehetra tsy misy filazana. Tsy mandray andraikitra na andraikitra avy amin'ny fampiharana na fampiasana fampahalalana, vokatra na serivisy voalaza eto ny Intel afa-tsy izay neken'ny Intel an-tsoratra. Manoro hevitra ny mpanjifa Intel mba hahazo ny kinova farany momba ny fanondroana fitaovana alohan'ny hianteherana amin'ny fampahalalana navoaka sy alohan'ny hametrahana baiko ho an'ny vokatra na serivisy.

• Ny anarana sy ny marika hafa dia azo lazaina ho fananan'ny hafa.

Documents / Loharano

intel UG-20093 ModelSim FPGA Edition Simulation [pdf] Torolàlana ho an'ny mpampiasa UG-20093 ModelSim FPGA Edition Simulation, UG-20093, ModelSim FPGA Edition Simulation, FPGA Edition Simulation, Edition Simulation

References

• User Manual