intel UG-20093 ModelSim FPGA Edition Simulation

ModelSim* – Intel® FPGA Edition Simulation Quick-Start Intel® Quartus® Prime Pro Edition

Ovaj dokument pokazuje kako simulirati dizajn Intel® Quartus® Prime Pro Edition u ModelSim* – Intel FPGA Edition simulatoru. Simulacija dizajna provjerava vaš dizajn prije programiranja uređaja. Softver Intel Quartus Prime generiše simulaciju files za podržane EDA simulatore tokom kompilacije dizajna.
Slika 1. ModelSim – Intel FPGA Edition

Simulacija dizajna uključuje generiranje simulacije files, kompajliranje simulacijskih modela, pokretanje simulacije i viewing rezultata. Sljedeći koraci opisuju ovaj tok:

1. Otvorite Example Dizajn na stranici 4
2. Odredite postavke alata EDA na stranici 4
3. Generirajte predložak skripte za postavljanje simulatora na stranici 5
4. Izmijenite skriptu za postavljanje simulatora na stranici 6
5. Kompajlirajte i simulirajte dizajn na stranici 8
6. View Talasni oblici signala na stranici 9
7. Dodajte signale simulaciji na stranici 11
8. Ponovo pokrenite simulaciju na stranici 12
9. Izmijenite simulacijski testni stol na stranici 12

Otvorite Example Design

PLL_RAM exampLe dizajn uključuje Intel FPGA IP jezgre da demonstrira osnovni tok simulacije. Preuzmite example design files i otvorite projekat u softveru Intel Quartus Prime.
Napomena: Ovaj brzi početak zahtijeva osnovno razumijevanje sintakse jezika opisa hardvera i toka dizajna Intel Quartus Prime, kao što opisuje Intel Quartus Prime Pro Edition Foundation Online Training.

1. Preuzmite i raspakujte Quartus_Pro_PLL_RAM.zip dizajn example.
2. Pokrenite verziju softvera Intel Quartus Prime Pro Edition 19.4 ili noviju.
3. Za otvaranje example design project, kliknite File ➤ Otvorite projekt, odaberite projekt pll_ram.qpf file, a zatim kliknite na OK.

Slika 2. Projekat pll_ram u Intel Quartus Prime Pro izdanju

Odredite postavke alata EDA

Odredite postavke EDA alata za generiranje simulacije files za podržane simulatore.

1. U softveru Intel Quartus Prime, kliknite na Zadaci ➤ Postavke ➤ Postavke EDA alata.
2. U okviru Simulation, izaberite ModelSim-Intel FPGA kao naziv alata. Zadržite podrazumevane postavke za Format za izlaznu listu mreža i Izlazni direktorijum.

Generirajte predložak skripte za postavljanje simulatora

Skripte za postavljanje simulatora pomažu vam da simulirate IP jezgre u vašem dizajnu. Slijedite ove korake da generišete predložak skripte za postavljanje simulatora specifičnog za dobavljača za IP module u example design. Zatim možete prilagoditi ovaj predložak za svoje specifične ciljeve simulacije.

1. Da kompajlirate dizajn, kliknite Obrada ➤ Pokreni kompilaciju. Prozor Poruke pokazuje kada je kompilacija završena.
2. Kliknite na Tools ➤ Generate Simulator Setup Script za IP. Zadržite podrazumevani izlazni direktorijum i koristite relativne staze kad god je to moguće postavku za skriptu za podešavanje file. Predložak skripte za postavljanje generira se u direktoriju koji navedete.

Slika 3. IP dijaloški okvir Generate Simulator Setup Scripts

Izmijenite skriptu za postavljanje simulatora

Izmijenite generiranu skriptu za postavljanje simulatora kako biste omogućili specifične naredbe koje simuliraju IP jezgre u projektu.

1. U uređivaču teksta otvorite /PLL_RAM/mentor/msim_setup.tcl file.
2. Kreirajte novi tekst file sa imenom mentor_example.do i spremite ga u /PLL_RAM/mentor/ direktorij.
3. U msim_setup.tcl file, kopirajte dio koda koji se nalazi u komentarima TOP-LEVEL TEMPLATE – BEGIN i TOP-LEVEL TEMPLATE – END, a zatim zalijepite ovaj kod u novi mentor_example.do file.
4. U mentor_example.do file, izbrišite pojedinačne znakove (#) koji prethode sljedećim istaknutim redovima da biste omogućili naredbe za kompilaciju:

Slika 4. Dekomentirajte istaknute simulacijske komande u skripti

1. Zamijenite sljedeće redove u mentor_example.do skripta:

Tablica 1. Navedite vrijednosti u mentor_example.do Script

Zamijenite ovu liniju	Sa ovom linijom
postaviti QSYS_SIMDIR	../
vlog files>	vlog -vlog01compat -radni rad ../PLL_RAM.v vlog -vlog01compat -radni posao ../UP_COUNTER_IP/UP_COUNTER_IP.v vlog -vlog01compat -radni posao ../DOWN_COUNTER_IP/DOWN_COUNTER_IP.v vlog -vlog01compat -radni posao ../ClockPLL/ClockPLL.v vlog -vlog01compat -radni rad ../RAMhub/RAMhub.v vlog -vlog01compat -radni rad ../testbench_1.v
postavite TOP_LEVEL_NAME	postavi TOP_LEVEL_NAME tb
trčanje -a	dodaj talas * view strukturu view signali pokreću -sve

1. Sačuvajte /PLL_RAM/mentor/mentor_example.do file. Sljedeća slika prikazuje mentor_example.do file nakon završetka revizija:

Slika 5. Završena skripta za podešavanje IP simulacije najvišeg nivoa

Kompajlirajte i simulirajte dizajn

Pokrenite mentor_ex najvišeg nivoaample.do skripta u softveru ModelSim – Intel FPGA Edition za kompajliranje i simulaciju vašeg dizajna.

1. Pokrenite ModelSim – Intel FPGA Edition softver. ModelSim – Intel FPGA Edition GUI organizira elemente vaše simulacije u zasebne prozore i kartice.
2. Iz direktorija projekta PLL_RAM otvorite testbench_1.v file. Slično, otvorite mentor/mentor_example.do file.
3. Za prikaz prozora Transkript kliknite View ➤ Transkript. Možete unijeti komande za ModelSim – Intel FPGA Edition direktno u prozor Transkript.
4. Upišite sljedeću naredbu u prozor Transkript, a zatim pritisnite Enter: do mentor_example.do

Dizajn se kompilira i simulira, prema vašim specifikacijama u mentor_example.no script. Sljedeća slika prikazuje ModelSim – Intel FPGA Edition simulator:

Slika 6. ModelSim – Intel FPGA Edition GUI

View Signal Waveforms

Slijedite ove korake da view signali u testbench_1.v simulacijskom talasnom obliku:

1. Kliknite na prozor Wave. Talasni oblik simulacije završava na 11030 ns, kao što testbend specificira. Prozor Wave navodi signale CLOCK, WE, OFFSET, RESET_N i RD_DATA.

Slika 7. ModelSim – Intel FPGA Edition Wave Window

1. To view signale u dizajnu pll_ram.v najviše razine, kliknite karticu Sim. Sim prozor se sinhronizuje sa prozorom Objects.

Slika 8. ModelSim – Intel FPGA Edition Sim and Objects Windows

1. To view modula najvišeg nivoa, proširite folder tb na kartici Objekti. Slično, proširite fasciklu Test1. Prozor Objects prikazuje signale UP_module, DOWN_module, PLL_module i RAM_module.
2. U prozoru Sim, kliknite na modul ispod Test1 da biste prikazali signale modula u prozoru Objects.
3. View biblioteku simulacija files u prozoru Biblioteka.

Slika 9. ModelSim – Prozor biblioteke Intel FPGA izdanja

Dodajte signale simulaciji

Signali CLOCK, WE, OFFSET, RESET_N i RD_DATA se automatski pojavljuju u Wave prozoru jer dizajn najviše razine definira ove I/O. Osim toga, opciono možete dodati interne signale u simulaciju.

1. U prozoru Objects pronađite module UP_module, DOWN_module, PLL_module i RAM_module.
2. U prozoru Objects izaberite RAM_module. Ulazi i izlazi modula su
3. displej.

Slika 10. Dodajte signale u Wave Window

1. Da biste dodali interne signale između brojača i RAM modula sa dva porta, kliknite desnim tasterom miša na rdaddress, a zatim kliknite na Add Wave.
2. Da biste dodali interne signale između up-counter i dual-port RAM modula, kliknite desnim tasterom miša na wraddress, a zatim kliknite na Add Wave. Alternativno, možete prevući i ispustiti ove signale iz prozora Objects u prozor Wave.
3. Da biste generirali valne oblike za nove signale koje dodate, kliknite na Simuliraj ➤ Pokreni ➤ Nastavi.

Rerun Simulation

Morate ponovo pokrenuti simulaciju ako unesete promjene u postavke simulacije, kao što je dodavanje signala u Wave prozor ili modificiranje testbench_1.v file. Slijedite ove korake da ponovo pokrenete simulaciju:

1. U simulatoru ModelSim – Intel FPGA Edition, kliknite na Simulate ➤ Restart. Zadržite zadane opcije i kliknite OK. Ove opcije brišu talasne oblike i ponovo pokreću vreme simulacije, uz zadržavanje potrebnih signala i postavki.
   Napomena: Alternativno, možete ponovo pokrenuti /PLL_RAM/mentor/mentor_example.do skripta za ponovno pokretanje simulacije na komandnoj liniji.
2. Kliknite na Simuliraj ➤ Pokreni ➤ Pokreni -sve. The testbench_1.v file simulira prema specifikacijama testbench-a. Za nastavak simulacije kliknite na Simuliraj ➤ Pokreni ➤ Nastavi. Ova komanda nastavlja simulaciju sve dok ne kliknete na dugme Stop.

Modificirajte Simulation Testbench

Testbench_1.v example testbench testira samo određeni skup uslova i test slučajeva. Možete ručno urediti testbench_1.v file u ModelSim – Intel FPGA Edition simulatoru za testiranje drugih slučajeva i stanja:

1. Otvorite testbench_1.v file u ModelSim – Intel FPGA Edition simulatoru.
2. Desni klik na testbench_1.v file da potvrdi da je file nije postavljeno na samo za čitanje.
3. Unesite i sačuvajte sve dodatne parametre testbench-a u testbench_1.v file.
4. Da biste generirali valne oblike za testnu ploču koju izmijenite, kliknite na Simuliraj ➤ Ponovo pokreni.
5. Kliknite na Simuliraj ➤ Pokreni ➤ Pokreni -sve.

ModelSim – Istorija revizija brzog pokretanja simulacije Intel FPGA izdanja

Verzija dokumenta	Intel Quartus Prime verzija	Promjene
2019.12.30	19.4	• Ažurirani koraci i snimci ekrana za Intel Quartus Prime Pro Edition verziju 19.4. • Ažurirani dizajn nprample file link i sadržaj.
2018.09.25	18.0	Ispravljene sintaksičke greške u mentor_example.do Script.
2018.05.07	18.0	Uklonjen nepotreban korak iz Pokrenite simulaciju na komandnoj liniji procedura.
2017.07.15	17.1	Prvo izdanje.

Intel Corporation. Sva prava zadržana. Intel, Intel logo i druge Intel oznake su zaštitni znaci Intel Corporation ili njenih podružnica. Intel garantuje performanse svojih FPGA i poluprovodničkih proizvoda u skladu sa trenutnim specifikacijama u skladu sa Intelovom standardnom garancijom, ali zadržava pravo da izvrši izmene bilo kojeg proizvoda i usluge u bilo koje vreme bez prethodne najave. Intel ne preuzima nikakvu odgovornost ili odgovornost koja proizilazi iz primene ili korišćenja bilo koje informacije, proizvoda ili usluge opisane ovde, osim ako je Intel izričito pristao u pisanoj formi. Intelovim kupcima se savjetuje da nabave najnoviju verziju specifikacija uređaja prije nego što se oslone na bilo koju objavljenu informaciju i prije naručivanja proizvoda ili usluga.

• Druga imena i robne marke mogu se smatrati vlasništvom drugih.

Dokumenti / Resursi

intel UG-20093 ModelSim FPGA Edition Simulation [pdf] Korisnički priručnik UG-20093 ModelSim FPGA Edition Simulation, UG-20093, ModelSim FPGA Edition Simulation, FPGA Edition Simulation, Edition Simulation

Reference

• Uputstvo za upotrebu